基于FPGA認知無線網絡中雙優先級MAC協議的研究

徐智 丁洪偉 楊志軍 何敏 保利勇 柳虔林

摘 要： 為了解決無線電應用需求與日益稀缺的頻譜資源的矛盾，認知無線網絡技術應運而生。根據無線網絡節點工作特點，以現場可編程門陣列（FPGA）硬件電路為實驗研究平臺，首次對認知無線網絡中雙優先級MAC協議進行設計和實現。該設計充分運用FPGA的靈活性，采用硬件描述語言Verilog HDL和原理圖相結合的方法，使用QuartusⅡ9.0 進行電路設計。通過對電路系統統計值與理論值比較，證實該設計具有實時性好、可靠性高、可移植性強等特點，能夠有效減少系統節點能耗，提高系統吞吐率，可應用于無線網絡。

關鍵詞： 認知無線網絡； 現場可編程門陣列； 雙優先級MAC協議； 原理圖； 節點能耗； 吞吐率

中圖分類號： TN913?34 文獻標識碼： A 文章編號： 1004?373X（2018）17?0034?06

Abstract： The cognitive wireless network technology came into being to solve the contradiction between radio application demand and increasingly?scarce spectrum resources. According to the operating characteristics of the wireless network node， the field programmable gate array （FPGA） hardware circuit is used as the experimental platform to design and implement the dual?priority MAC protocol in the cognitive wireless network. The method combining hardware description language Verilog HDL and schematic diagram， and Quartus Ⅱ 9.0 are used to design the circuit by making the full use of FPGA flexibility. By comparing the theoretical value and statistic value of the circuit system， it is proved that the design has the characteristics of perfect real?time performance， high reliability and strong portability， can effectively reduce the energy consumption of the system nodes and improve the throughput of the system， and can be applied to the wireless network.

Keywords： cognitive wireless network； field programmable gate array； dual?priority MAC protocol； schematic diagram； node energy consumption； throughput

0 引 言

認知無線網絡[1]的核心是分配、管理和利用割裂的頻譜資源，從而進行動態調配，而這些割裂的頻譜資源就形成了多個信道，因此認知無線網絡中的MAC協議主要是基于多信道的MAC協議。這些協議完成的主要工作是獲取網絡信息，為不同的通信節點分配相應的信道，消除數據分組之間的沖突，使盡量多的節點可以共用網絡資源同時進行通信。

而在認知無線網絡環境下的MAC協議中，CSMA方案能夠在較大程度上避免發送節點之間的沖突，提高信道傳輸效率，減少節點能耗。文獻[2?3]中以Matlab為實驗平臺，針對CSMA協議的相關理論進行分析，這樣的研究方式僅能對理論結果進行驗證，并沒有在仿真實驗過程中體現協議的控制原理與數據實時傳輸的過程。FPGA技術在許多領域均有廣泛的應用，特別是在無線通信領域，由于具有極強的實時性，使其對信號進行實時處理成為可能；由于它是通過面向芯片結構指令的軟件編程來實現其功能的，因此僅修改軟件代碼而不需改硬件平臺就可以改進系統原有設計方案或原有功能，因而具有極大的靈活性；又由于FPGA并非專門為某種功能進行設計，因而使用范圍廣、產量大、價格低，所以FPGA在無線通信系統研究中大量應用，促進了無線通信的發展。文獻[4?5]中以FPGA為實驗平臺，為單通道CSMA協議提供一種電路實現方案，但該方案僅通過偽隨機碼生成近似泊松分布的信源信號，且整個設計都依靠電路完成，實驗參數不宜更改，重塑性難度很大，實現精準性較差，因此該硬件設計方案并不理想。

綜合上述應用與研究現狀，本文結合Matlab與Quartus Ⅱ兩種工具搭建實驗平臺，不僅設計出滿足協議要求的信源模塊，并且結合Quartus Ⅱ電路模塊化設計的特點，在電路系統模塊中充分體現雙優先級概率檢測CSMA協議算法的控制原理與傳輸過程，設計出雙優先級數據傳輸系統。最終系統測試的統計值結果與理論值一致，且該系統在吞吐量與節點能耗兩方面均優于其他多項MAC協議，證實了其優秀的通信性能。

1 協議性能分析

吞吐量是系統單位時間內成功傳送數據的數量，而節點平均功率是系統能量消耗的一個標志。本文基于FPGA對雙優先級概率檢測CSMA協議接入的系統進行研究，首先從吞吐量和節點能耗兩個方面進行理論分析。

1.1 吞吐量分析

概率檢測CSMA協議原理為：當節點準備發送數據時，會先對信道進行監聽，當信道處于空閑時，則節點將在下一個時隙的起始時刻立即發送數據，當信道忙碌時則以概率[P]偵聽信道狀態，等到信道空閑再進行發送。

圖1是概率檢測CSMA協議模型。其中U，B，I分別代表信道的三種狀態：信息發送成功、信息碰撞、信道空閑。TP表示一個信息分組的發送時間，BU表示信息分組發送成功和產生碰撞的聯合事件；[Tn]表示出現忙時間周期和空閑時間周期的一個循環周期。在實際的通信系統中，存在著多種業務類型，根據這些業務的不同特點設置兩種優先級，同時在通信系統中提供兩個信道給終端節點隨機占用，且規定終端采用概率檢測CSMA隨機多址接入技術。

圖2為雙優先級系統接入模型，系統中有兩個優先級，并且提供兩個通道進行數據傳輸。優先級的順序從低到高依次為優先級1、優先級2，其中每個優先級的用戶個數不限。若某用戶處于優先級2，那么其業務固定占用信道1與信道2。而優先級[y]在通道[x]上的到達率則為[λxN-x+1]。

1） 每條信道接入的方式為概率檢測CSMA協議，并且在信道[x]上的信息分組到達過程都滿足獨立參數為[λx]的泊松分布[（x≤]2）；

2） 信道空閑的時隙長度為[a]，有分組發送時的時隙長度為單位長度1，為[a]的整數倍；

3） 碰撞或放棄發送的信息分組將在后面某時刻進行重傳，重傳的分組對信道的到達過程沒有影響。

4） 若此時系統負載均衡，每條信道上信息總到達率均為[λ=λ1=λ2]。

根據泊松分布的規律，首先求解信道2中分組成功發送事件[U2]的平均長度[E（U2）]：

對于雙優先級概率檢測CSMA控制協議下的通道2而言，僅有優先級2的信息分組在發送，而分組成功發送分為以下兩種情況：

1） 空閑期的最后一個時隙一個信息分組到達，并且在下個時隙立即發送，該事件平均時隙數為：

綜上所述，雙優先級概率檢測CSMA系統的總吞吐量表達式為：[S=S1+S2]。

1.2 節點能耗分析

為了求得系統功耗的數學表達式，對發送終端節點的三種不同狀態下所需功率進行設定：

1） 處于發送狀態時功率為[Ps]；

2） 處于偵聽狀態時功率為[Pl]；

3） 處于接收狀態時功率為[Pr]。

2 系統模塊化設計

系統設計充分運用Quartus Ⅱ的模塊化設計特點，整個電路系統分為：泊松信源模塊、狀態分類模塊、跳讀模塊、優先級爭用模塊、吞吐量檢測模塊。

2.1 泊松信源模塊

眾所周知，在硬件電路中生成滿足泊松分布的信源信號是非常難的。現有的基于FPGA設計的MAC協議中基本是由偽隨機序列生成近似泊松分布的數據信號，這就勢必會造成協議實現的不準確性。

圖3是泊松信源模塊，該模塊首先由Matlab中的Poissrnd函數產生泊松序列，然后將該泊松序列保存為Quartus Ⅱ中IP內核ROM可讀取的文件格式，最后將ROM存儲的泊松數據流經過八分頻時鐘轉換生成擬定的信息狀態數據（例：0000_0001代表信道空閑，0000_0110代表數據發送成功，0000_0111代表信息沖突），滿足協議要求的泊松信源數據就成功引入到電路中。采用這種數據產生方式可在Matlab程序中調整泊松函數的到達率[λ]的值，便于電路系統的仿真測試。

2.2 狀態分類模塊

經過ROM存儲和八位映射關系轉換后，Matlab中的泊松數據流成功引入到電路中，但是此處的信息數據時隙長度相等，都是八位位寬，這并不滿足1.1節吞吐量分析中不同狀態時隙長度的倍數關系。

圖4是狀態分類模塊，該模塊由異步FIFO和反饋計數器組成。異步FIFO具有一定的存儲功能，在保持寫使能處于高電平，而讀使能從高電平變為低電平時，輸出的信息會保持最后時刻讀到的數值。根據異步FIFO這一工作特性，當反饋計數器檢測到異步FIFO信息流數據為非空閑數據時，立即將低電平信號給予讀使能，這樣異步FIFO讀出的數據就會暫停為當前非空閑數據。與此同時，通過設置計數器數值來控制恢復讀使能的時間，這個時間就是忙碌事件的時隙長度，從而實現不同狀態時隙長度可控的功能，產生滿足協議要求的數據流。

2.3 優先級爭用模塊

在雙優先級接入模型中已知優先級1與優先級2均在信道1上進行數據傳輸，因此信道1上存在著信道爭用的問題。

如表2所示，將（1，6，7）和（2，8，9）分別表示優先級1與優先級2的三種數據狀態。當兩個優先級都無數據時，則信道1為空閑狀態；當兩優先級中有一個為單一數據到達另一個為無數據時，則信道1為成功發送狀態；其余實時情況均為信道1信息沖突，這樣便體現信道爭用的狀況。

2.4 跳讀模塊

依據雙優先級概率檢測協議傳輸原理可知在信道2上僅有優先級2傳輸數據。因此為了在電路設計中實現單通道上的信息分組競爭，體現這兩種事件，將一個信息站點分為空閑站點和忙碌站點。這兩個站點數據分別來自Matlab中的兩個泊松數據流，到達率分別為[λ1，λ2]，且[λ1+λ2=λo]，這樣一個到達率為[λo]的泊松數據站點便生成了。而選擇讀取模塊根據偵聽到信道總線上實時數據[（I，U，B）]來跳讀空閑或忙碌站點的信息數據，這樣系統既完成了監聽信道的功能又實現了單通道上信息分組競爭狀態。

2.5 吞吐量檢測模塊

在該FPGA電路系統中，可通過統計系統中兩個信道上吞吐量的方法統計協議實際工作的吞吐量，即統計系統各個信道上在仿真時間內成功發送的數據時隙與系統總仿真時隙的比值。這一模塊由檢測計數器組成，該計數器濾過空閑數據與碰撞數據，直接統計兩個信道上數據成功發送時隙的個數。吞吐率計算方式如下：

2.6 系統頂層設計

依據FPGA自頂向下的設計特點，將泊松信源模塊、狀態分類模塊、優先級爭用模塊、跳讀模塊、吞吐量檢測模塊連接構成系統。

圖5為系統頂層設計圖，Matlab中Poissrnd函數產生4個不同的泊松數據源，經過泊松信源模塊后成功將泊松數據引入到Quartus Ⅱ設計的電路中，再經過狀態分類模塊對不同狀態的數據時隙長度進行控制，從而生成各優先級數據。其中，優先級1與優先級2_1在信道1上經過優先級爭用模塊控制后進行數據傳輸，優先級2_2（空閑）與優先級2_2（忙碌）在信道2上經過跳讀模塊后進行傳輸。最終信道1與信道2的成功發送數據都被吞吐量檢測模塊進行計數統計。

3 系統測試與分析

系統測試主要針對雙優先級概率檢測CSMA中吞吐量與節點能耗兩方面進行。其中以第二節中推導的協議理論表達式算出的值為檢驗標準。實驗過程中信息分組到達率[λ]值在Matlab的泊松函數中進行設定；信道狀態不同時隙長度的數值關系可以在狀態分類模塊中的計數器程序中調整。實驗仿真參數設置如表3所示。

表2已設定（0，6，7）和（1，8，9）分別代表優先級1與優先級2_1的3種數據到達狀態，圖6為經過狀態分類模塊處理后的數據，do1與do2分別代表優先級1與優先級2_1的實時數據，其中空閑數據0與1的時隙長度明顯與非空閑數據6，7，8，9有著整數倍數關系，這與設計的初衷是相符的。系統測試結果如圖7所示，該系統測試在表3仿真參數條件下進行，do1與do2為信道1與信道2上的實時傳輸數據，C1_U與C2_U分別為信道1與信道2上數據傳輸成功狀態的時隙個數，分別為3 326，3 347。經計算，系統信道1與信道2吞吐量的仿真值分別為0.483 7和0.486 8，與理論值0.483 5一致；優先級2的測試值為0.728 6，與理論值0.725 3一致。根據系統吞吐量仿真值可計算系統仿真過程中節點平均功率值為17.36 mW，與理論值17.34 mW一致，證明了該協議設計正確。

雙優先級概率檢測CSMA與其他協議系統的吞吐量理論值與統計值的對比如圖8所示，各MAC層協議硬件測試的吞吐量統計值點均在理論值曲線上。從圖8中可清晰看到，雙優先級概率檢測CSMA協議不僅有著較高的吞吐量，并且在系統到達率增大的情況下能保持較高的吞吐量，展現了其較強的穩定性與實用性。在系統平均功率的測試中，根據已設定的條件經仿真得到雙優先級概率檢測CSMA與其他協議系統節點平均功率的對比如圖9所示。從圖9中可觀察到，在系統到達率變化范圍內，系統平均功率統計值均在理論值曲線上，雙優先級概率檢測CSMA協議系統整體節點平均功率較低，證實了該協議能夠有效降低通信系統的能耗。

4 結 語

本文在認知無線網絡背景下，根據無線傳感器網絡節點的工作特點和實際需求，運用FPGA對多通道MAC協議中的雙優先級概率檢測CSMA控制策略接入的系統進行電路設計。該電路不僅結合Matlab與Quartus Ⅱ兩種軟件，將泊松數據流引入到電路中，同時根據通信協議算法特點，將其工作原理映射到電路系統中，展現雙優先級數據傳輸過程。經過實驗仿真測試，在所設定的仿真條件下，系統吞吐量與節點平均功率仿真值與理論值一致，性能優于其他多種MAC協議，證實了該設計的準確性、穩定性與有效性。FPGA作為硬件化的一種表現，通過其實現通信協議算法，能夠將現實中的節點傳輸過程在硬件的并行電路上實現，是一個從理論聯系到實踐的過程，對提高通信協議算法理論認識有較大的幫助，為通信協議研究與實現提供了參考。

注：本文通訊作者為丁洪偉。

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