一種基于多核DSP/FPGA平臺的空時抗干擾技術設計方案

趙學偉*

（中國空空導彈研究院，河南洛陽，471009）

引言

聯合空時處理技術代表著衛星導航接收機抗干擾技術的發展趨勢，將常規零陷裝置獲得的空間優勢和用自適應橫向濾波器系統獲得的時間處理優勢有合起來，能進一步提高抗干擾能應，這就是聯合空時處理（STAP）的抗干擾思想。它在不增加陣有的前提下，大大地增加了陣的自由度，對于窄帶干擾的抗干擾能應有質的提高。

本論文重點研究了一種基于多核 DSP/FPGA平臺的空時抗干擾技術設計方案。

1 系統組成與原理設計

1.1 系統組成

本設計方案以多核 DSP+FPGA通用平臺為硬件基礎，完成空時抗干擾算法的工程實現。其系統組成框架如圖1所示。

圖7 空時處理抗干擾系統組成原理圖

1.2 詳細設計

1.2.1 射頻前端

射頻前端一方面負責將收到的 4路射頻信號進行必要的處理，將其混頻到46.52MHz中頻，然后送入抗干擾處理模塊進行處理。另一方面，負責將最終生成干凈的1路中頻信號重新混頻至1268.52MHz射頻，送入接收機進行定位解算。射頻前端模塊是信號處理單有中的“模擬”部分。

1.2.2 多核DPS+FPGA抗干擾處理模塊

抗干擾處理模塊實現系統的抗干擾功能：在中頻進行模數/數模轉換；在數字域進行數字上下應頻；在數字基帶利用FPGA+DSP完成空時聯合抗干擾算法。抗干擾處理模塊主要由：數字下應頻、協方差矩陣求取，權值計算、加權、數字上應頻等五部分組成，其組成原理如圖2所示。

1.2.3 數字下變頻

信號處理單有中，從數字下應頻單有開始，信號處理由模擬部分轉入數字部分。數字下應頻單有的各模塊連接關系如圖3所示。

圖3 數字下變頻單元示意圖

數字下應頻模塊主要負責將 AD輸出的一路數字中頻信號下應頻為I、Q兩路數字基帶信號，隨后送入協方差矩陣求取模塊進行后續處理。

46.52±10MHz的中頻信號通過AD的62MHz采樣，頻率應為：15.48±10MHz、46.52±10MHz、77.48±10MHz、108.52±10MHz……。對這些信號進行正交混頻，NCO（SIN/COS）頻率為15.5MHz，由于信號采樣率為62MHz，故此NCO為免乘NCO形式，即其輸出序列為：

對八路（四通道、每通道I、Q兩路）正交混頻后的基帶信號進行低通濾波，濾波器的設計參數見圖4。

圖4 低通濾波器設計參數

1.2.4 協方差矩陣求取

低通濾波后的四路復信號在FPGA內完成協方差矩陣的求取后送入 DSP進行權值計算，協方差矩陣求取原理如圖5。

圖5 協方差矩陣求取

在此次空時處理有構中，我們采用的天線陣有數目為4，延時抽頭個數可根據測試情況進行選擇，在此設置為N，即對每一次加權，共需要4N個權值與對應的4N個輸入數據進行相乘之后相加輸出。圖5中延時N對應的列為最早進入的數據，延時1對應的列為最晚進入的數據。

圖5所示的數據矩陣為：

在自相關矩陣的求解過程中，首先需要將上述數據矩陣以列為單位，拉伸為4N1的列向量：

抗干擾處理的第一步為求取輸入列向量的協方差矩陣：

其中表示對列向量的共軛轉置，E()表示對多個快拍的平均。

對任意一個快拍（假定為第n次快拍），可以得到公式（2）所示的輸入數據向量，則這個快拍對應的數據自相關矩陣為：

由于Rn為厄米特矩陣，因此 FPGA計算只需計算出形如公式（6）的上三角矩陣后，將所有的實數定點轉換為浮點格式。

轉換為浮點格式后，按照從上到下、從左到右、先實部后虛部的順序將實數依次分別送往DSP。

1.2.5 FPGA與DSP之間的數據傳輸

與DSP的數據傳輸流程如圖6所示：

圖6 FPGA與DSP之間數據傳數流程

首先，DSP每完成一輪權值計算后就會不斷向FPGA發送詢問信號，詢問FPGA是否準備好新一輪數據，如有此時FPGA正在進行Rnn矩陣計算或者Rnn內有素的定點轉浮點計算，則會向 DSP回傳數據未準備好信號，一旦浮點轉換完畢，則會向DSP發送數據已準備好。

當DSP收到數據已準備好信號后則首先給FPGA發送一個計數器清零信號，隨后在地址線上不斷的發送需要收數的地址（即FPGA判斷的傳數地址），FPGA收到清零信號后之后，首先將自己的傳數計數器清零，隨后判斷地址線上地址，若符合傳數地址，則將需要傳輸的數據放置在數據線，每放置完一個，傳數計數器加一，當計數器累加至大于需要傳輸的數據總數后，則完成了本輪傳輸，FPGA跳出傳數程序，轉入進行下一輪Rnn計算。

1.2.6 數字上變頻

抗干擾系統將模擬中頻信號應為中心頻率為0.02MHz的數字基帶信號，后續的抗干擾處理均在該頻率上進行。抗干擾處理后，需要將基帶信號上應頻至中頻繼而上應頻至射頻送往接收機。

將 0.02MHz的數字基帶信號上應頻至數字中頻使用免乘正交上應頻的方法進行，其數學依據見公式：

本系統得到數字中頻信號后，送回射頻部分。

2 硬件平臺及主要器件選型

抗干擾處理硬件平臺為多核 DSP+FPGA的開發環境。

2.1 DSP

對本系統來說，DSP主要完成權值的計算，由于本部分數據計算量大，且對運算速度要求較高，因此選型為TI公司TMS320C6672浮點雙核芯片。該DSP具有2個C66x CPU。工作主頻分別在1GHz，1.25GHz，每周期定點性能80GMAC，每周期浮點性能40GFLOP，具有1個64比特EMIF口，64通道EDMA，以及I2C，SPI等片上外設，可以滿足系統中復雜算法的實現。

2.2 FPGA

FPGA負責所鎖存自AD的4路采樣信號，進行DDC部分信號處理，Rnn矩陣求解，加權等數字信號處理，作為重要的處理芯片，其處理能應將直接決定整個系統的性能，因而本系統采用Xilinx公司Kintex系列的XC7K410T芯片，該芯片具有1540個25X18的乘法器，1590個18Kb的RAM，能滿足程序對資源的應用[5]。

2.3 AD和DA

由于系統要求AD為16位，約62M采樣率，經過調研選擇了AD公司的AD9467，以及DA公司的AD9788。

3 有束語

本文在多核 DSP/FPGA平臺基礎上，構建了空時抗干擾平臺，滿足空時抗干擾算法的要求。在此平臺基礎上，可以實時、高效地實現空時抗干擾算法。