基于40 nmCMOS工藝的高速SAR ADC的設(shè)計

魏祎

摘要：基于40 nm CMOS工藝，設(shè)計了一種高速逐次逼近型模數(shù)轉(zhuǎn)換器。本設(shè)計采用了非二進(jìn)制冗余DAC技術(shù)來緩解ADC對建立時間和建立精度的要求，來提高ADC量化的準(zhǔn)確性；采用帶有預(yù)放大級的高速比較器來提高比較器的精度，同時減小后級Latch的回踢噪聲，采用了兩級Latch來進(jìn)一步提高比較器的速度；采用基于鎖存器的鎖存單元來提高SAR邏輯控制電路的速度，并且采用了異步時序控制，不需要外部時鐘，有利于提高SAR ADC的速度，并降低了設(shè)計的復(fù)雜度。設(shè)計的SAR ADC在160 MHz的采樣頻率下，在不同輸入信號頻率下均可以實(shí)現(xiàn)12 bit的量化精度，SFDR均在83 dB以上。

關(guān)鍵詞：高速通信：模數(shù)轉(zhuǎn)換器：逐次逼近：非二進(jìn)制

0 引言

隨著智能設(shè)備的普及和通信技術(shù)的不斷發(fā)展，消費(fèi)者對智能互聯(lián)的需求變得越來越迫切。這就要求通信網(wǎng)絡(luò)要有更快的數(shù)據(jù)速率。而更高的數(shù)據(jù)傳輸速率就要求更大的帶寬。因此通訊接收機(jī)就需要更快的數(shù)據(jù)轉(zhuǎn)換器，將模擬的無線通信信號轉(zhuǎn)換為數(shù)字信號，供DSP芯片進(jìn)行處理。模數(shù)轉(zhuǎn)換器（Analog-to-DigitalConverter，ADC）作為連接模擬系統(tǒng)和數(shù)字信號處理系統(tǒng)的橋梁起著關(guān)鍵的作用。

在同樣精度與速度要求下，與快閃型、折疊內(nèi)插型、流水線型等ADC相比，SAR ADC結(jié)構(gòu)簡單、功耗低、易于集成等特點(diǎn)，因此得到了廣泛的應(yīng)用[1-2]。

常見的SAR ADC主要由自舉采樣開關(guān)、DAC、比較器和SAR邏輯電路組成，其基本架構(gòu)如圖1所示。其中DAC主要采用電容陣列構(gòu)成的CDAC。一個N位的SAR ADC的工作原理是采用二進(jìn)制搜索算法確定輸入信號所在的量化區(qū)間?！?br>