基于FPGA的數字接收機信噪比提高方法研究

翟羽佳，聶慧鋒

(中國船舶重工集團公司第七二三研究所，江蘇 揚州 225001)

0 引 言

數字接收機是一種被廣泛應用于雷達信號偵察系統的新型電子戰(EW)接收機系統，其主要任務是接收戰場環境中的電磁波信號并進行信號檢測，將目標雷達信號從包含噪聲的電磁波信號中提取出來。當前的數字接收機系統主要采用的信號檢測方法分別為時域檢測法和頻域檢測法。頻域檢測法的主要優點是作用于大量數據點上的快速傅里葉變換(FFT)可以把信號從噪聲中提取出來，其缺點是需要進行許多FFT運算，并且FFT的長度要預先確定。[1]在基于FPGA的數字接收機中，FFT運算的實現通常需要占用大量的乘法器和加法器資源，而乘法器資源是當前的主流FPGA芯片中最稀缺的資源之一。因此，當FFT的長度過長時，頻域檢測法在FPGA中的實現較為困難。時域檢測法通常是將信號的幅度與固定門限比較，來確定在數據中是否有信號[1]。這種檢測方法算法簡單，易于實現，因此在數字接收機設計中被廣泛應用。對時域檢測法而言，檢測模塊輸入端信噪比是影響系統檢測概率和虛警概率的重要因素。因此，本文從信道化處理模塊、自相關運算模塊和中值濾波模塊3個方面對基于FPGA的數字接收機信噪比提高方法進行研究。雖然這些方法也會增加工程實現的復雜度，但相對于在FPGA中實現頻域檢測還是容易得多。

雷達信號偵察系統中，數字接收機所接收到的電磁波信號中包含的噪聲主要包括兩類，分別是環境噪聲和系統噪聲。研究表明，環境噪聲和系統噪聲的種類雖然繁多，但主要噪聲源為熱噪聲，屬于高斯白噪聲類別。因此，本文仿真所使用的噪聲模型均為高斯白噪聲。

1 信道化處理模塊

1.1 信道化原理

數字接收機的工作流程是首先把輸入信號下變頻為中頻信號(IF)，然后用一個高速多比特模數轉換器(ADC)對其進行數字化，并采用數字信號處理技術產生所期望的脈沖描述字(PDW)。[1]當前的數字接收機系統通常采用數字信道化技術對高速ADC采樣之后的數字信號進行處理。這一方面能夠提高信號的信噪比，另一方面能夠使數字接收機具備處理同時到達信號的能力，是現代數字接收機設計中最重要的組成模塊之一。對于數字接收機而言，信道化處理模塊的實現方法多種多樣。但是，不管采用何種實現方法，數字信道化本身都可以看作是一個數字濾波器組。為了防止信道邊緣出現檢測盲區，當前的數字信道化接收機系統中通常采用50%重疊信道劃分方法，其示意圖如圖1所示。

如圖1所示，BW1為每個信道的實際有效帶寬，可以看成3 dB帶寬；BW2帶寬為BW1的兩倍，為了能夠獲得足夠好的濾波效果，在BW2處至少要有60 dB的衰減。[1]

1.2 分析與仿真

假設輸入信號帶寬為1 GHz，實際有效信道數為N，則數字信道化模塊輸出端子信道有效帶寬為(1/N)GHz。信噪比計算公式如下所示：

(1)

其中,Ps表示信號的有效功率,PN表示噪聲的有效功率。

由于高斯白噪聲的功率譜密度服從均勻分布，而信號的功率譜密度近似于沖擊函數，因此信道化模塊的輸出端各獨立信道噪聲的有效功率為輸入端噪聲有效功率的1/N。經式(1)計算，信道化模塊所提升的信噪比為10logN。通常情況下，由于形成信道化的濾波器不可能是理想帶通濾波器，而且信號的功率譜密度也并不是理想的沖擊函數，因此實際的信噪比提升要比理想值小。通常來講，對于同一類型的濾波器，其階數越高，濾波器特性越接近理想濾波器，所形成的信道化處理模塊提升信噪比的能力也越強。但是，更高的階數必然會導致更多的乘法器資源消耗，因此在設計濾波器時必須考慮到效費比，不能一味地追求高階數。

理論上而言，有效信道數越多信道化模塊提升的信噪比越高。但是，在實際的數字接收機系統設計中，不僅僅要考慮信噪比。一方面，信道化模塊的實現是基于對輸入數據序列的抽取，有效信道數N取值過大，會導致信道化模塊輸出端時間測量精度嚴重降低，從而造成到達時(TOA)和脈沖寬度(PW)測量誤差增大。另一方面，采用實時檢測系統的數字接收機大多是在FPGA芯片中實現的，信道數過多會導致乘法器資源使用量大幅增加。這是工程實現所不允許的。因此，信道化模塊的信道數選取只能在信噪比和TOA、PW測量精度以及FPGA資源量之間進行折中。

以-6 dB信噪比采樣信號為例，信道化模塊輸入端數據為實數序列，其仿真結果如圖2所示。信道化模塊輸出端數據為復數序列，其實部和虛部仿真結果如圖3所示。

由圖2和圖3對比可以看出，信道化模塊輸出端相對于輸入端信噪比有很明顯的提升，但是輸出端相同時間內單個信道的采樣點數只有輸入端的1/N，即信道化模塊輸出端的時間測量精度只有其輸入端的1/N。

綜合考慮信噪比和TOA、PW測量誤差以及FPGA資源使用量之后，有效信道數N可以得到確定。此時如果仍然無法滿足時域信號檢測的信噪比要求，則需要進一步對信道化模塊輸出端的復數序列進行自相關處理，提高信噪比。

2 自相關運算模塊

2.1 自相關運算原理

由于噪聲模型為高斯白噪聲，而高斯白噪聲的特征是任意兩個不同時刻的采樣點之間，不僅是互不相關的，而且還是統計獨立的。[2]對于信號而言，不同時刻的采樣點之間的相關性與信號類型有關。本文以最為常見的單一固定頻率信號為例進行仿真，驗證自相關運算提高信噪比的效果。

如果輸入數據長度為L，用x(n)(n=0～L-1)來表示，那么自相關定義為[1]

(2)

式中m表示延遲變量。

數字接收機中，信道化模塊輸出端數據為復數序列。為了方便處理，累加點數N的取值通常為2的整次冪。公式(2)經修改后如下式所示：

(3)

(4)

2.2 分析與仿真

如圖4所示，自相關累加點數N的取值很大時其信噪比提高非常明顯。但是，信號的幅度包絡也產生了嚴重的變形，信號的上升沿和下降沿的變化趨勢明顯變緩。這會導致系統對目標雷達信號TOA和PW指標測量誤差的增加。通常情況下，自相關模塊輸入端信號的原始幅度包絡邊沿只包含2～3個采樣點，對其進行信號檢測時TOA和PW指標的測量誤差一般會小于或等于1個采樣點。但是，經過N點累加自相關之后，幅度包絡邊沿所包含的采樣點會增加N-1個，如果不加處理地進行信號檢測，其TOA和PW指標的測量誤差必然會隨著累加點數N的增加而加大；如果改變TOA和PW指標的測量算法，勢必又會增加數字接收機系統工程實現的難度。

圖5、圖6所示分別為自相關運算模塊輸入端復數序列的幅度值、相位值的仿真結果，以及累加點數N取不同數值時自相關模塊輸出端復數序列的幅度值、相位值的仿真結果。

由圖5和圖6可知，N取值越大自相關提高信噪比的效果越好。但是，在自相關模塊輸入端信噪比較差的情況下，累加點數N需要取很大的值才能達到理想的信噪比，此時自相關模塊輸出端復數序列的幅度包絡和相位值都發生嚴重畸變，無法進行精確的TOA、PW和頻率參數測量。

3 中值濾波模塊

通常情況下，自相關模塊輸出端的復數序列會直接被用來計算幅度值和相位值，并使用幅度包絡進行時域信號檢測，將目標雷達信號從包含干擾噪聲的電磁波信號中提取出來。如果自相關模塊輸出端的信噪比仍然無法滿足檢測要求，則需要對幅度包絡進行濾波，去除一部分噪聲點，從而提高幅度包絡的信噪比。

信號的幅度包絡為離散實數序列，對離散實數序列進行濾波通常分為線性濾波和非線性濾波兩種。相比較而言，線性濾波算法簡單，易于工程實現，但會對信號幅度包絡的邊沿造成模糊。而非線性濾波算法較為復雜，工程實現難度較大。但是，非線性濾波最大的優點就是能保留幅度包絡的邊沿細節。考慮到自相關算法已經對信號的邊沿造成了影響，如果再選擇線性濾波，必然會再次造成信號幅度包絡邊沿的變形，其誤差的累加效應會導致TOA和PW指標的測量誤差進一步加大。本文中選擇使用非線性濾波中的中值濾波算法對信號的幅度包絡進行濾波。中值濾波算法相對簡單且其工程實現方法較為成熟，其特征是對脈沖噪聲的抑制效果特別好，同時又能保留邊沿細節。[3]

中值濾波算法是將窗口函數里面的所有幅度值進行排序，取得中位數來代替該窗口中心的幅度值，其定義如下所示：

Y(n)=Med{x(n-m),x(n-m+1),…,

x(n),x(n+1),…,x(n+m)}

(5)

其中n∈Z，窗口寬度為2m+1。

圖7、圖8所示分別為4點和16點自相關幅度包絡仿真結果與中值濾波之后的幅度包絡仿真結果對比。

由圖7和圖8可以看出，中值濾波算法對幅度包絡的信噪比有明顯提升，并且前級自相關運算的累加點數N取值越小中值濾波算法的信噪比提升效果越明顯。由此可以得知，適當減小自相關運算的累加點數N的取值，并在其后端加入中值濾波模塊，可以在提高信噪比的同時盡量保持信號幅度包絡邊沿不發生嚴重變形，因此不會對TOA和PW指標的測量造成過大的影響。

4 結束語

在基于FPGA的數字接收機系統中，時域信號檢測模塊輸入端信噪比是影響系統檢測概率和虛警概率的重要因素。本文對數字接收機系統各處理過程中提高信噪比的幾種主要方法進行分析和仿真之后發現，通過單一的方法提高信噪比往往無法滿足檢測要求，因此提出一種在信道化模塊之后將自相關算法與中值濾波算法相結合的方法。該方法可以在提高信噪比的同時盡量保持信號幅度包絡邊沿的細節，從而在提高信噪比的同時減小TOA和PW指標的誤差引入。該方法在基于FPGA的數字接收機系統中具有較好的可行性和應用價值。