雙乒乓模式實現視頻融合

太原航空儀表有限公司 賈萬春

現代飛機座艙顯示系統要求高分辨率大屏幕顯示，這對圖形處理器的速度要求越來越高.本文重點介紹FPGA如何實現雙雙乒乓模式，采用雙圖形處理器的構架，各輸出1024×768的視頻信號，通過FPGA進行拼接融合后輸給液晶顯示屏，有效避免了圖形處理器速度的瓶頸，實現了高分辨率大屏幕顯示。

1.FPGA的設計

本設計的關鍵是建立在Altera的FPGA(EP2S60F1020I4N)基礎上，開發片上處理系統。該設計是在Quartus II9.0完成。

圖像最終輸出分辨率為1560×1080@60Hz像素時鐘為119.5 MHz，外部RAM速度為100 MHz，如果采用高速RAM 將會帶來更高成本，而外部輸入1024×768@60Hz像素時鐘為65 MHz，所以采用雙乒乓模式實現圖像合成，即FPGA外部RAM和內部RAM，片外RAM的主要作用是儲存外部輸入的1幀圖像，通過外部RAM寫地址控制器和外部RAM讀地址及讀寫操作控制器控制，同時將圖像扭轉90度。此時寫外部RAM頻率為65MHz，讀外部RAM的速度為60 MHz，乒乓切換控制靠液晶屏驅動時序場信號分頻來完成。

圖1 系統結構框圖

將同一時間從兩片外部RAM中讀出的兩行數據同時放入兩片內部RAM中，通過片內部RAM操作控制器控制片內部RAM，讀內部RAM的速度為120MHz，讀地址分為高位地址和低位地址兩部分，順序讀取兩片片內RAM，可以有效顯示一行，顯示時左半屏為第一路視頻圖像，右半屏為第二路視頻圖像，完成圖像合成（見圖1）。

1.1 同步的設計

系統輸入的時鐘信號為兩部分組成，一部分為外部圖像輸入的65 MHz像素時鐘，一部分是系統自帶的60MHz時鐘。60MHz時鐘倍頻后是為驅動液晶屏119.5MHz像素時鐘所用，而在操作外部RAM時它是作為取數據地址產生的源頭。兩部分時鐘頻率不同但刷新頻率一樣，同為60Hz，所以采用輸人視頻信號的場同步一次分頻作為同步控制信號，也作為以下讀取外部RAM的讀/寫控制信號。

1.2 外部RAM寫地址控制器的設計

將外部輸入圖像的時序的時鐘信號在使能信號有效情況下進行分頻計算出行地址，將使能信號在場信號有效情況下分頻計算出列地址，地址尋址空間為1024×768，將輸入圖像場信號一次分頻作為讀寫操作的控制信號。

1.3 外部RAM讀地址及讀寫操作控制器的設計

將系統輸入60MHz時鐘在液晶屏驅動時序生成器輸入的使能信號有效的情況下分頻計算出讀外部RAM的行地址，將液晶屏驅動時序生成器輸入的使能信號在其輸入的場信號有效的情況小分頻計算出讀外部RAM的列地址，尋址空間為780×1080，將其旋轉90度后變為1080×780，完全覆蓋寫入數據空間，將輸入圖像場信號一分頻作為讀操作控制信號。

1.4 控制信號及數據地址分配器的設計

根據讀/寫操作控制信號指令，在寫操作有效時將外部RAM寫地址控制器輸入的寫外部RAM地址、寫操作控制信號發送給外部RAM，同時將FPGA數據總線設置為輸出模式把外部圖像數據發送給外部RAM。

在讀操作有效時將外部RAM讀地址及讀寫操作控制器輸入的讀外部RAM地址、讀操作控制信號發送給外部RAM，同時將FPGA數據總線設置為輸入模式把外部RAM數據讀入FPGA的內部RAM中。

1.5 片內RAM操作控制器的設計

將液晶屏驅動時序生成器輸入的120MHz像素時鐘信號在其使能有效的情況下分頻計算出讀地址，讀地址分為高位地址和低位地址兩部分，大于780為高位地址，小于780為低位地址，所以順序讀取兩片片內RAM形成一行完整數據。將60MHz時鐘頻率在使能有效的情況下分頻計算出寫地址，使能信號一分頻作為讀/寫內部RAM控制信號。

1.6 液晶屏驅動時序生成器的設計

將外部輸入60MHz時鐘信號經過PLL輸出120 MHz作為基準時鐘計數進行行同步信號生成，以120 MHz基準時鐘的11分頻（此頻率和行同步頻率相同）作為基準計數進行場同步信號生成。根據Vesa標準產生液晶屏驅動信號。

2.結論

此設計已完成調試，并應用于實踐，性能穩定，成本低、功耗小，實現了高分辨率大屏顯示，達到預期效果。

參考：聞建明，FPGA芯片在視頻圖像實時處理中的應用：計算機應用，2009。