一種納米級存儲器芯片的ESD的物理失效分析和研究

張登軍，逯釗琦

(珠海博雅科技有限公司，廣東 珠海 519080)

隨著嵌入式市場的高速發展，存儲器芯片被廣泛應用于手機、數碼相機、硬盤和超級筆記本等設備的代碼和程序存儲。應用環境差異很大，大規模集成電路面臨的一個普遍的可靠性問題,其中失效比例至少35%的芯片是由ESD失效導致的[1]，多數是人為因素所形成[2]，因此必須在芯片管腳添加ESD保護電路[3]。目前國內存儲器工藝發展到了28 nm,隨著工藝特征尺寸的不斷縮小，集成電路的器件柵氧厚度越來越薄，MOS 管能承受電壓和電流也越來越小，因此從每個管腳提高芯片的抗ESD 能力，需要在每個管腳上放置了合適的ESD保護電路，通過芯片內部ESD電路保護芯片內部器件避免被破壞[4]，同時需要在全芯片電源和地直接放置合適的ESD 保護電路，及時泄放芯片電源和地上面的靜電，實現對全芯片管腳的靜電保護。CMOS電路的ESD潛在損傷本質上就是一種失效，本文提出在芯片經過ESD測試以后，通過EMMI和OBIRCH定位，借助SEM(電子顯微鏡)，確定芯片失效位置，結合芯片版圖設計，分析ESD失效機理，制定FIB修改方案，再次ESD測試確認。

1 靜電保護電路

分析的對象是采用傳統靜電保護電路結構的設計，如圖1所示。靜電保護電路一般設計在芯片的管腳旁邊，靜電保護電路由反相器輸出驅動管構成。本文提出了一種納米級存儲器芯片的ESD的物理失效分析方法，具體流程：(1)全ESD測試方案；(2)分析測試結果；(3)定制ESD測試方案；(4)EMMI和SEM定位失效位置；(5)分析比較失效點和版圖關系；……