一種基于E1通信的高可靠數字接口模塊設計*

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(許繼集團有限公司，許昌 461000)

引 言

隨著特高壓交直流電網建設的不斷推進，基于傳統交流系統的控制技術和管控措施已難以適應特高壓交直流電網運行實踐的要求，電網的安全可靠運行面臨巨大挑戰，亟待建設精準負荷系統保證直流系統穩定。通信模塊作為精準負荷控制系統的重要組成部分，對系統保護的可靠性、穩定性、實時性發揮著至關重要的作用。

SDH(Synchronous Digital Hierarchy，同步數字系統)是精準負荷控制系統所采用的通信傳輸網絡，也是電力系統常用的一種通信傳輸網絡，但是，SDH傳輸網絡的最小接口速率是STM-1(155 Mb/s)，一個STM-1信號可以解析出63個E1接口信號。E1接口是速率為2.048 Mb/s的標準數字接口，俗稱2M口，采用HDB3編碼傳輸數據，是中國和歐洲普通采用的通信接口。而精準負荷控制終端裝置的通信傳輸接口大多是百兆以太網，控制終端裝置無法直接接入SDH網絡，需要通信接口轉換模塊完成百兆以太網與E1的接口轉換。因此設計一種高可靠的以太網轉多路E1的數字接口模塊，為精準負荷控制系統提供穩定、可靠、安全的通信支撐，具有重要意義。

本文提出了一種基于E1通信的數字接口模塊實現方案，采用目前先進的E1接口芯片及不斷成熟的EMC設計方案，應用FPGA可擴展性強、靈活方便的優點，通過硬件編碼技術在FPGA內部設計功能模塊，實現百兆光以太網轉換成多路E1接口的高可靠性設計。

1 系統總體方案設計

圖1是系統總體硬件實現方案。百兆以太網差分信號通過PHY芯片KSZ8041FTLI轉換成RMII接口，然后由FPGA和E1接口芯片完成百兆以太網到2.048 Mb/s E1信號的信號傳輸、協議轉換和數據流碼型轉換，然后依次經變壓器、共模電感和EMC防護電路完成電平變換、信號隔離、濾波整形和抗干擾，最終轉換為8路E1接口。

圖1 系統硬件整體框圖

2 系統硬件及原理

系統硬件分為電源供電單元、時鐘管理單元、百兆以太網接口單元、E1接口單元、FPGA控制單元和EMC防護單元[2]。

2.1 電源供電單元

系統支持DC/AC 220 V電源輸入，采用電源模塊把輸入電壓轉換為5 V，然后再通過多通道DC-DC電源轉換芯片把5 V轉換成3.3 V、1.8 V和1.2 V，其中1.2 V為FPGA的內核供電，1.8 V為E1接口芯片的數字內核部分供電，3.3 V為其他電路單元提供電源。

2.2 時鐘管理單元

本系統選用了50 MHz和65.536 MHz兩種晶振為系統提供所需的工作時鐘。其中，50 MHz時鐘為FPGA提供基準時鐘，并為百兆以太網的RMII接口提供時鐘參考；65.536 MHz時鐘為整個系統提供時鐘參考，同時由FPGA內部的時鐘管理單元分頻產生一個2.048 MHz的時鐘信號，使用單輸入、8輸出零延時的時鐘緩沖芯片552G-02ILN，生成8路完全同步的時鐘信號，為E1接口芯片的每個E1通道提供時鐘輸入，如圖2所示。這種通過FPGA軟件為E1接口芯片提供輸入時鐘的方法，減少了晶振的使用數量，簡化了E1接口芯片的外圍電路，同時可以優化由晶振引發的輻射發射等問題。PCB布局布線時，8路時鐘信號線應盡量短且盡可能等長。

圖2 FPGA生成多路同步時鐘的原理框圖

2.3 百兆光以太網接口單元

百兆光以太網通過物理層收發器芯片KSZ8041FTLI轉換為RMII接口[3]，與 FPGA的擴展MAC互連。以太網MAC層協議由FPGA內部邏輯實現，并封裝在MAC軟核中，可以根據需要靈活使用該MAC軟核[4]。擴展MAC工作模式配置為全雙工、百兆、光纖模式，禁能自協商。在RMII接口信號線的源端串聯33 Ω電阻，用來減少高速信號的過沖。接口框圖如圖3所示。

圖3 百兆光以太網接口框圖

2.4 E1接口單元

E1接口芯片采用EXAR的XRT83VSH38，該芯片提供8通道的E1/T1/J1接口，可完成HDB3碼的編碼、解碼、碼型變換，芯片還具有去抖、本地及遠程loopback診斷、掉電保護、過壓過流保護和線路性能監視功能。每一路的發送、接收緩沖器都有32/64位的FIFO，用于消除數據的抖動；芯片提供標準的SPI串行接口和并行總線接口，以便于微處理器進行參數配置、控制和狀態監視。芯片的8路發送、接收通道內部均集成了匹配電阻，可通過對寄存器TERSEL[1:0]編程配置合適阻值的匹配電阻。數字內核部分使用1.8 V電源供電，I/O和模擬內核采用3.3 V電源供電，封裝為225引腳的BAG封裝。

E1芯片接口側電路如圖4所示，芯片的發送、接收引腳和對外接口之間使用變壓器進行隔離，發送通道使用了1：2的升壓變壓器，以滿足ITU-G.703標準中規定的E1輸出脈沖的電壓幅值要求；接收通道使用了1:1的變壓器。E1接口芯片內部是數模混合電路，并且發送時鐘和接收時鐘均有8路，這些將會增加對外的噪聲干擾[6]。為抑制芯片、時鐘對外的傳導發射和輻射發射，變壓器選用了集成共模電感的變壓器。

圖4 E1芯片接口側電路圖

此外，為優化阻抗不連續引起的回波損耗，在XRT83VSH38芯片的RTIP和RRING引腳之間并聯精密電阻R7來調整輸入阻抗，總輸入阻抗為片內輸入阻抗和外部電阻的并聯值。為濾除發送信號中的直流分量，在發送端串聯了0.68 μF的電容C2。

2.5 FPGA控制單元

E1接口芯片XRT83VSH38和微處理器的接口支持兩種模式：SPI串行接口和標準并行接口。本文的微處理器選用的是Xilinx公司的Spartan-6系列FPGA芯片XC6SLX9-2FTG256I，為節省引腳使用了SPI串行接口，本系統中數據的接收和發送通過FPGA進行處理，XRT83VSH38和FPGA的接口包括發送邏輯、接收邏輯、控制邏輯和串行SPI接口，如圖5所示。

圖5 E1芯片FPGA側接口電路圖

2.6 EMC防護單元

電力系統精準負荷控制裝置運行的現場環境往往比較惡劣，而且設備數量多、分布距離遠，容易遭受不可預測的干擾(如雷擊、脈沖群干擾、射頻干擾等)，將會對通信帶來不利影響[5]。因此提高E1接口電路的抗干擾性能，對于確保精準負荷控制系統乃至整個電網的安全穩定運行，都具有重要意義。

本系統中E1接口電路的浪涌、靜電、快速瞬變、介質強度等EMC防護電路采用了兩級防護措施：主防護和次級防護[6]。對外接口側采用過壓、過流保護器件進行主保護，可將大部分瞬間能量從系統轉移，芯片電路側使用TVS管進行次級防護，進一步消除由變壓器耦合到數字電路部分的殘留干擾[6]。

主防護的具體實現如圖6所示，當浪涌等瞬變能量施加于保護電路時，固體放電管P0080SCMCL將會雪崩擊穿，提供低阻抗的接地路徑將大部分瞬變能量轉移到大地[7]。由于浪涌的電壓和電流都較高，還必須通過限流來保護后級電路，TBU是由MOSFET半導體技術制成的主動高速過流保護器件，具有預設電流限值和耐高壓能力，響應時間為納秒級。當過流發生時，可快速從低阻狀態切換到極高阻狀態，將被保護電路與浪涌斷開，并可在瞬變消失后自動重置到低阻狀態，讓系統恢復正常工作。在正常工作時，TBU低阻抗，不影響電路的正常工作性能。

圖6 E1接口一級EMC防護電路

根據《GBT 14598.3-2006度量繼電器絕緣配合及試驗要求》，E1的對外端口和220 V電源端口之間需滿足規定的絕緣電壓和介質強度要求。上述標準規定，220 V電源端口和E1對外端口之間要滿足交流試驗電壓2 000 V、E1對外端口和機殼地之間要滿足交流500 V的耐壓要求，本系統通過在固體放電管和大地之間串聯安規電容CT1和壓敏電阻VR1的方法來實現電荷的泄放和電壓的鉗位。

次級防護主要用來保護變壓器另一側的E1接口芯片等數字部分，防止經過變壓器耦合過來的殘留瞬變電壓和電流損壞變壓器后級的電路。如圖7所示，在E1接口芯片的發送、接收引腳和數字地之間并聯TVS，將殘存干擾通過TVS管傳導到數字地。本系統選用了Littlefuse的雙向TVS管SP4021-01FTG-C，其反向截止電壓為5 V，結電容極低僅2.5 pF，對發送、接收信號幾乎沒有影響。

圖7 E1接口二級EMC防護電路

PCB元件布局時，線路側主防護的過壓保護器件、安規電容和壓敏電阻應緊靠對外端口放置，導線應盡可能短，以縮短瞬變能量傳導至大地的路徑。次級防護的TVS管緊靠變壓器放置，接收差分對(RTIP0、RRING0)和發送差分對(TTIP0、TRING0)旁路到TVS的分支走線要盡可能得短，縮短對地的放電路徑，同時減少導線的寄生電容。

3 FPGA設計

3.1 E1接口的數據發送

E1接口的數據發送主要包含三個部分：以太網接收、數據存儲和串行數據發送。

FPGA與PHY芯片KSZ8041FTLI使用RMII模式交互數據，數據收發都以本地50 MHz晶振上升沿為基準。FPGA實時檢測KSZ8041FTLI數據接收端口RXD[1:0]，以前導碼和約定的目的MAC、源MAC為依據判斷是否有以太網報文，如果檢測到有效報文，則按照約定的協議將報文中包含的8個E1通道的發送數據分別存儲到8個緩存區中，緩存區通過FPGA內部BlockRam實現。同時8個E1通道發送模塊實時檢測以太網接收完成標志位，如果檢測到有數據接收完成即啟動串行發送，串行發送模塊以Tclk上升沿為基準(也可以通過E1接口芯片引腳配置為下降沿)，將并行數據逐位傳輸到E1接口芯片的TDA端口，同時按照約定的協議完成HDLC協議編碼。

考慮到以太網接收和E1通道發送速率不一致，數據存儲模塊采用多級緩存模式。每個E1通道都設有一個多級緩存區和相應狀態寄存器，當通過以太網接收到對應通道的有效數據時，狀態寄存器加1，當串行發送模塊完成發送時，狀態寄存器減1，狀態寄存器為0時，為空閑態，狀態寄存器等于緩存區級數時，視為溢出，暫停以太網報文的接收。

3.2 E1接口的數據接收

E1接口的數據接收也包含三部分：E1接口數據接收、數據存儲和以太網數據發送。

FPGA采用同步串行模式接收E1接口芯片的數據，以接收時鐘Rclk的上升沿為基準，實時檢測E1芯片RDA端口數據。按照約定的HDLC協議，FPGA實時檢測幀頭幀尾“0111 1110”,非“0111 1110“數據為有效數據。串行接收模塊將接收的串行數據以字節為單位存入對應通道的接收緩存區中，在進行串并轉換的同時完成HDLC協議解碼。以太網發送模塊實時檢測8個通道的數據緩存區是否有待接收的數據，如果有，則按約定的順序依次從8個接收緩存區中讀取數據，并進行以太網包組幀，將以太網報文通過RMII接口發送出去。

由于E1接口數據接收速率僅為2.048 Mb/s,共有8個E1通道，即E1接口側數據接收帶寬最大為16.384 Mb/s，而以太網發送模塊為100 Mb/s模式，足以滿足數據上傳的要求，E1接口數據的接收緩存區通過乒乓結構實現，不使用多級緩存。

4 系統測試和分析

4.1 功能測試

將本設計的硬件板卡安裝到機箱，其百兆光以太網與精準負荷控制系統的穩控裝置互連，E1接口采用自環方式通信，通過裝置調試分析器軟件監測數據的發送和接收，經過長時間的監測，通信可靠、穩定，無通信中斷及丟幀現象。

用示波器測量E1發送端，波形如圖8所示。ITU-G.703標準中規定：平衡傳輸(120 Ω雙絞線傳輸)E1接口的標稱峰值電壓為3 V±0.3 V[6]，本設計中E1接口為平衡傳輸方式，實測波形的峰值電壓為3 V，完全符合標準要求。此外，波形的脈沖寬度、電壓值、上升沿、下降沿和通信速率均符合ITU-G.703標準的規定(圖9為2 048 kb/s接口脈沖波形模板)。

圖8 E1發送端(TTIP、TRING)波形圖

圖9 ITU-G.703 2048 kb/s接口脈沖波形模板

4.2 電磁兼容測試

對本系統進行浪涌抗擾度4級、靜電放電抗擾度4級、電快速瞬變擾度A級、傳導和輻射發射限值3級以及絕緣、介質強度、高低溫測試[8]，實驗過程中通信穩定可靠，誤碼率在10-5以內。

結 語