一種基于FPGA的信號采集卡

吳偉乾，柴小麗，尹家偉，武鑫

（中國電子科技集團(tuán)第三十二研究所上海201800）

在雷達(dá)系統(tǒng)中，時刻需要對雷達(dá)信號進(jìn)行勘測，為假目標(biāo)欺騙干擾或壓制干擾提供測頻結(jié)果和儲頻數(shù)據(jù)，還需要對重要的信號進(jìn)行存儲。所以信號采集卡的讀取和存儲功能都要重要，目前大部分?jǐn)?shù)據(jù)采集卡都是基于 PCI、CPCI、VME 等總線[4]。

數(shù)據(jù)采集系統(tǒng)是雷達(dá)系統(tǒng)的重要組成部分，也是通信技術(shù)的基礎(chǔ)，數(shù)據(jù)采集系統(tǒng)被廣泛的應(yīng)用，高效、低損是數(shù)據(jù)采集卡的重要因素。目前，已面向市場的數(shù)據(jù)采集卡價格較貴、不適合軍用并且沒有針對雷達(dá)進(jìn)行優(yōu)化，文中設(shè)計了一種使用A/D轉(zhuǎn)化器、D/A轉(zhuǎn)換器和FPGA作為數(shù)據(jù)處理流的核心設(shè)計出來的一種數(shù)據(jù)采集卡，由于FPGA器件由于其自身適合高速并行采集與處理領(lǐng)域的特點，具有微處理器單一控制的采集卡或者通用計算機(jī)配置數(shù)據(jù)采集卡無法比擬的優(yōu)勢。這類方式能繞過處理器，所以效率高，實時性好，處理能力強(qiáng)，應(yīng)用范圍廣[1]。

基于FPGA實現(xiàn)的濾波方法具有靈活、高效和動態(tài)可配置等特點。FPGA的IP核功能強(qiáng)大，采用IP核的方法既可以保證性能，又能極大地縮短了設(shè)計時間[14]。

1 系統(tǒng)設(shè)計

隨著電子技術(shù)的迅速發(fā)展，由數(shù)模轉(zhuǎn)換器方面取得的進(jìn)展，使得數(shù)字信號的處理變得越來越簡單、高效，同時，數(shù)模信號之間轉(zhuǎn)換的需求也越來越多，傳統(tǒng)的雷達(dá)測控領(lǐng)域所使用的的單片機(jī)或DSP已不能滿足功能多樣、精度高、以及高速信號的處理要求，F(xiàn)PGA越來越成為信號采集設(shè)計人員的研究熱點。本采集卡由AD芯片控制器、模數(shù)轉(zhuǎn)換器ADS5474、時鐘發(fā)生器AD9516-4、數(shù)模轉(zhuǎn)換器AD9122、FPGA器件是Xilinx系列kintex-7及外圍電路組成，系統(tǒng)結(jié)構(gòu)框圖如圖1所示。由Xilinx的DDS IP核產(chǎn)生20 MHz的正弦波信號經(jīng)過AD芯片控制器，進(jìn)入D/A轉(zhuǎn)換器進(jìn)行數(shù)據(jù)轉(zhuǎn)換，將得到的模擬信號轉(zhuǎn)換成18位數(shù)據(jù)，然后數(shù)據(jù)通過屏蔽導(dǎo)線進(jìn)入A/D轉(zhuǎn)換器，然后通過AD芯片控制器并將轉(zhuǎn)換的數(shù)據(jù)按照順序進(jìn)行預(yù)處理，最后，Xilinx系列kintex-7通過RapidIO總線使用DMA模式對數(shù)據(jù)進(jìn)行讀取和存儲，然后供PC上位機(jī)使用[2]。

圖1 RapidIO結(jié)構(gòu)

1.1 16位D/A轉(zhuǎn)換芯片AD9122

AD轉(zhuǎn)換器有串行轉(zhuǎn)換和并行轉(zhuǎn)換兩種方式。并行轉(zhuǎn)換的AD轉(zhuǎn)換器，控制簡單，轉(zhuǎn)換速度快，但接口電路復(fù)雜，芯片體積較大；串行AD轉(zhuǎn)換器與控制器的接口電路簡單，芯片集體小，使用靈活方便[12]。

AD9122是亞德諾半導(dǎo)體技術(shù)（ADI）有限公司推出的采樣率高達(dá)1200MSPS、16位雙通道采樣DAC。支持多種工作模式。它具有針對直接變頻傳輸應(yīng)用進(jìn)行優(yōu)化的特性，包括復(fù)數(shù)數(shù)字調(diào)制以及增益與失調(diào)補(bǔ)償。DAC輸出經(jīng)過優(yōu)化，可以與模擬正交調(diào)制器無縫接口，例如ADI公司的DL537x F-MOD系列調(diào)制器。四線式串行端口接口允許對許多內(nèi)部參數(shù)進(jìn)行編程和回讀。滿量程輸出電流可以在8.7 mA至31.7 mA范圍內(nèi)進(jìn)行編程[7]。

1.2 14輸出時鐘發(fā)生器AD9516

ad9516-41提供了一個多輸出的時鐘分布函數(shù)，帶有亞秒級抖動性能，還有一個芯片上的鎖相環(huán)和壓控振蕩器。芯片上的壓控振蕩器調(diào)諧范圍從1.45 GHz到1.80 GHz。另外，可以使用一個外部的vco/vcxo，可以使用2.4 GHz。ad9516-4強(qiáng)調(diào)低抖動和相噪聲，以最大限度地提高數(shù)據(jù)轉(zhuǎn)換器的性能，并且可以使其他具有苛刻的相位噪聲和抖動要求的應(yīng)用程序。ad9516-4具有6個LVPECL輸出（3對）；4個LVDS輸出（在2對中）；以及8個CMOS輸出（兩個LVDS輸出）。LVPECL的輸出為1.6 GHz，LVDS的輸出操作為800 mhz，而CMOS的輸出操作為250兆赫。

每一對輸出都有允許被設(shè)定的分割比和粗延遲（或相位）的分?jǐn)?shù)，而LVPECL輸出的范圍是1到32。lvd/cmos輸出允許范圍最多為1 024。ad9516-4可以在一個64-鉛的LFCSP中使用，并且可以從一個3.3 V的供應(yīng)中進(jìn)行操作。一個外部的VCO需要一個擴(kuò)展的電壓范圍，它可以通過連接充電泵的供給（VCP）到5.5。一個單獨的LVPECL電源可以從2.375 V到3.6 V。

1.3 模數(shù)轉(zhuǎn)換器ADS5474

ADS5474是一個14位、400 msps的模數(shù)轉(zhuǎn)換器（ADC），它可以同時提供與5 V和3.3 V電源兼容的數(shù)字輸出，是一個提供從210 MSPS到500MSPS的ADC。ADS5474輸入緩沖區(qū)隔離了機(jī)載跟蹤和控制（T&H）的內(nèi)部切換，并在提供高阻抗輸入的同時能干擾信號源。還提供了一個內(nèi)部參考生成器，以簡化系統(tǒng)設(shè)計。ADS5474在一個大的輸入頻率范圍內(nèi)，具有卓越的低噪聲性能和無噪聲的動態(tài)范圍，在400兆赫的輸入頻率超過400 mHz的寬帶寬信號的轉(zhuǎn)換中，設(shè)計了1.4-ghz的輸入帶寬。ADS5474可以在tqfp-80 PowerPAD包中提供。該設(shè)備是基于德州儀器的互補(bǔ)雙相過程（BiCom3），并在整個工業(yè)溫度范圍內(nèi)指定（-40攝氏度到+85攝氏度）。

1.4 RapidIO接口協(xié)議

RapidIO協(xié)議分為3層:邏輯層、傳輸層和物理層。邏輯層定義了操作協(xié)議；傳輸層定義了包交換、路由和尋址機(jī)制；物理層定義了電氣特性、鏈路控制和糾錯重傳等。像以太網(wǎng)一樣，RapidIO也是基于包交換的互連技術(shù)。RapidIO包由包頭、可選的載荷數(shù)據(jù)和16位CRC校驗組成。包頭的長度因為包類型不同可能是十幾到二十幾字節(jié)。每包的載荷數(shù)據(jù)長度不超過256字節(jié)，這有利于減少傳輸時延，簡化硬件實現(xiàn)。上述包格式定義兼顧了包效率及組包/解包的簡單性。RapidIO交換器件僅需解析前后16 bit，以及源/目地器件ID，這簡化了交換器件的實現(xiàn)。邏輯層定義了操作協(xié)議和相應(yīng)的包格式。

RapidIO支持的邏輯層業(yè)務(wù)主要是直接IO/DMA（DirectIO/irectMemoryAccess）和消息傳遞（Message Passing）。直接IO/DMA模式是最簡單實用的傳輸方式，其前提是主設(shè)備知道被訪問端的存儲器映射。在這種模式下，主設(shè)備可以直接讀寫從設(shè)備的存儲器。直接IO/DMA在被訪問端的功能往往完全由硬件實現(xiàn)，所以被訪問的器件不會有任何軟件負(fù)擔(dān)。從功能上講，這一特點和TIDSP的傳統(tǒng)的主機(jī)接口（HPI）類似。但和HPI口相比，SRIO帶寬大、引腳少，傳輸方式更靈活。消息傳遞模式則類似于以太網(wǎng)的傳輸方式，它不要求主設(shè)備知道被訪問設(shè)備的存儲器狀況。數(shù)據(jù)在被訪問設(shè)備中的位置則由郵箱號（類似于以太網(wǎng)協(xié)議中的端口號）確定。從設(shè)備根據(jù)接收到的包的郵箱號把數(shù)據(jù)保存到對應(yīng)的緩沖區(qū)，這一過程往往無法完全由硬件實現(xiàn)，而需要軟件協(xié)助，所以會帶來一些軟件負(fù)擔(dān)。

RapidIO是基于包交換的互連技術(shù)，傳輸層定義了包交換的路由和尋址機(jī)制。RapidIO網(wǎng)絡(luò)主要由終端器件（EndPoint）和交換器件（Switch）組成。終端器件是數(shù)據(jù)包的源或目的地，不同的終端器件以器件ID來區(qū)分。RapidIO支持8 bit或16 bit器件ID，因此一個RapidIO網(wǎng)絡(luò)最多可容納256或65536個終端器件。與以太網(wǎng)類似，RapidIO也支持廣播或組播，每個終端器件除了獨有的器件ID外，還可配置廣播或組播ID。交換器件根據(jù)包的目地器件ID進(jìn)行包的轉(zhuǎn)發(fā)，交換器件本身沒有器件ID。RapidIO的互連拓?fù)浣Y(jié)構(gòu)非常靈活，除了通過交換器件外，兩個終端器件也可直接互連RapidIO1.x協(xié)議定義了以下兩種物理層接口標(biāo)準(zhǔn):8/16并行LVDS協(xié)議和1x/4x串行協(xié)議（SRIO）。并行RapidIO由于信號線較多（40～76）難以得到廣泛的應(yīng)用，而1x/4x串行RapidIO僅4或16個信號線，逐漸成為主流。串行RapidIO基于現(xiàn)在已廣泛用于背板互連的SerDes技術(shù)，它采用差分交流耦合信號。差分交流耦合信號具有抗干擾強(qiáng)、速率高、傳輸距離較遠(yuǎn)等優(yōu)點。

為了支持全雙工傳輸，串行RapidIO收發(fā)信號是獨立的，所以每一個串行RapidIO口由4根信號線組成。標(biāo)準(zhǔn)的1x/4x串行RapidIO接口支持4個口，共16根信號線。這4個口可被用作獨立的接口傳輸不同的數(shù)據(jù)；也可合并在一起當(dāng)作一個接口使用，以提高單一接口的吞吐量。

RapidIO互連與其它各種市場上的連接技術(shù)共存且兼容。但是其它的連接很少能在支持的廣泛性上（支持芯片間連接及背板連接）、功能上和性能上與RapidIO相比。

2 FPGA邏輯設(shè)計與實現(xiàn)

現(xiàn)場可編程門陣列（Field Programmable GateArrays，F(xiàn)PGA）是一種可編程使用的信號處理器件，用戶可通過改變配置信息對其功能進(jìn)行定義，以滿足設(shè)計需求。與傳統(tǒng)數(shù)字電路系統(tǒng)相比，F(xiàn)PGA具有可編程、高集成度、高速和高可靠性等優(yōu)點，通過配置器件內(nèi)部的邏輯功能和輸入/輸出端口，將原來電路板級的設(shè)計放在芯片中進(jìn)行，提高了電路性能，降低了印刷電路板設(shè)計的工作量和難度，有效提高了設(shè)計的靈活性和效率[1]。與SIC（Application Specific IntegratedCircuit）相比，F(xiàn)PGA具有顯著的優(yōu)勢：開發(fā)周期短、前期投資風(fēng)險小、產(chǎn)品上市速度快、市場適應(yīng)能力強(qiáng)和硬件升級空間大[2]。

隨著FPGA應(yīng)用范圍的不斷擴(kuò)大以及對速度需求的不斷提升，集成高速串行模塊的FPGA已經(jīng)應(yīng)用于市場。以Xilinx的Virtex6系列為代表的集成GTPRocketIO模塊的FPGA受到廣泛關(guān)注。以XC6LX50T為例，這款FPGA集成了一個PCIE的Endpoint以及12個可以支持6 Gb/s以上的高速串行接口模塊，支持串行RapidIO、fiber channel以及其他多種串行協(xié)議。高速串行接口是系統(tǒng)互聯(lián)的核心，業(yè)內(nèi)使用較多的是應(yīng)用于嵌入式系統(tǒng)互聯(lián)的串行RapidIO協(xié)議、應(yīng)用于PCI系統(tǒng)互聯(lián)的PCI Express協(xié)議以及存儲中廣泛使用的Fibre光纖協(xié)議。在數(shù)據(jù)采集存儲應(yīng)用中，多種接口的應(yīng)用使得存儲系統(tǒng)越來越復(fù)雜[16]。

FPGA是整個系統(tǒng)的核心，它通過RapidIO接口配置AD9122和ADS5474芯片，對RapidIO發(fā)送時序信號，僅使用NREAD和NWRITE兩種事務(wù)，外加簡單的存儲機(jī)制，就能使系統(tǒng)準(zhǔn)確接收通過數(shù)據(jù)鏈路層傳入的PC上位機(jī)控制命令，同時完成存儲器在各個模式下數(shù)據(jù)的存儲操作。

Xilinx公司的kintex-7 DDS稱為直接數(shù)字頻率合成器（DDFS），由參考時鐘、相位累加器、正弦查詢表和D/A轉(zhuǎn)換器組成，主要利用采樣定理，根據(jù)相位間隔對正弦信號進(jìn)行取樣、量化、編碼，然后儲存在EPROM中構(gòu)成一個正弦查詢表，通過查表法產(chǎn)生波形。本設(shè)計正是利用了它能產(chǎn)生5任意波形的優(yōu)點。通過 RapidIO提供 IREQ、IRESP、TREQ、TRESP4個端口，F(xiàn)PGA能在讀寫過程中實現(xiàn)了信號的多路收發(fā)。其中，在傳輸過程中，IREQ模塊作為事務(wù)的開始，負(fù)責(zé)組織請求數(shù)據(jù)包，TREQ負(fù)責(zé)接收NREAD的響應(yīng)數(shù)據(jù)包。當(dāng)FPGA接收到由D/A轉(zhuǎn)換器輸入的信號時，再通過查表法查詢由EPROM構(gòu)成的正弦查詢表產(chǎn)生新的波形通過RapidIO傳輸給PC上位機(jī)。

文中主要介紹本設(shè)計中芯片的連接關(guān)系以及數(shù)據(jù)流處理的設(shè)計和實現(xiàn)。數(shù)據(jù)流傳遞全部實現(xiàn)于FPGA芯片中。為確保信號處理和存儲正常工作，F(xiàn)PGA邏輯設(shè)計必須解決以下幾個關(guān)鍵技術(shù)問題:

1）準(zhǔn)確判斷信號時序，抽取數(shù)據(jù)用于轉(zhuǎn)換；

2）改變信號存儲格式以適合信號處理需要；

3）對不同信號進(jìn)行重組，以供用戶存儲和讀取。

隨著信息產(chǎn)業(yè)的快速發(fā)展，AD控制器（ADC）的采樣率越來越高，對FPGA芯片的處理能力要求原來越高，本設(shè)計采用的ADC采樣速率高達(dá)1.2 GSPS，F(xiàn)PGA能夠通過串轉(zhuǎn)并的方式使高速AD數(shù)據(jù)降速，F(xiàn)PGA因此得到一個緩沖時間，這就是本設(shè)計能夠使用FPGA工作在如此高速的采集信號模式下的原因[8]。

雷達(dá)工作在不同工作模式下的主播信號也不同，本系統(tǒng)采用FIFO來完成數(shù)據(jù)的抽取并對其進(jìn)行時域和頻域的轉(zhuǎn)換[4]。核心采用FPGA的DDS IP核，將數(shù)據(jù)進(jìn)行預(yù)處理之后，再通過DMA模式，數(shù)據(jù)就被搬運到外部存儲器。PC上位機(jī)能通過RapidIO將預(yù)處理后的數(shù)據(jù)讀取出來，由于DMA模式并未經(jīng)過CPU，所以這樣就減輕了CPU資源占有率，節(jié)省了系統(tǒng)資源，提高了數(shù)據(jù)處理的效率。

本系統(tǒng)中FPGA的設(shè)計作用如下：RapidIO控制器，基于Xilinx系列kintex-7的IP核做開發(fā)，做RapidIO的組包，解包轉(zhuǎn)到內(nèi)部總線供用戶邏輯使用，從而實現(xiàn)物理層、鏈路層的協(xié)議，物理層能實現(xiàn)比特流的透明傳輸，鏈路層則提供可靠的通過物理介質(zhì)傳輸數(shù)據(jù)的方法。從而使得信號能在此系統(tǒng)實現(xiàn)采集、輸入、存儲和輸出等功能。接口設(shè)計見圖2。

圖2 采集卡原理圖

能否精確識別輸入信號并進(jìn)行準(zhǔn)確轉(zhuǎn)換是數(shù)據(jù)采集卡的關(guān)鍵，這一任務(wù)由系統(tǒng)框圖中位于信號采集模塊前端的AD芯片控制器模塊完成。如圖3，雷達(dá)中的傳感器收集到的外界信號先進(jìn)入數(shù)據(jù)采集卡，再由A/D轉(zhuǎn)換器將輸入的信號轉(zhuǎn)換成模擬信號，最后經(jīng)過AD芯片控制器和FPGA對其進(jìn)行預(yù)處理。

圖3 FPGA結(jié)構(gòu)

3 統(tǒng)實驗結(jié)果分析

為了測試系統(tǒng)的各種功能，給采集通道輸入一個Xilinx系列kintex-7的IP核產(chǎn)生20 MHz的正弦波，此正弦波經(jīng)過數(shù)模轉(zhuǎn)換器轉(zhuǎn)換之后得到了模擬信號（以串行或并行方式輸入、存儲于數(shù)碼寄存器中的數(shù)字量，被數(shù)字寄存器輸出來的各位數(shù)碼，分別控制對應(yīng)位的模擬電子開關(guān)，使數(shù)碼為1的位在位權(quán)網(wǎng)絡(luò)上產(chǎn)生與其權(quán)值成正比的電流值，再由求和電路將各種權(quán)值相加，即得到對應(yīng)的模擬量），轉(zhuǎn)換后的模擬電壓量用來模擬雷達(dá)傳感器收集到的信號。信號經(jīng)由傳感器采集之后，由D/A轉(zhuǎn)換器轉(zhuǎn)換成數(shù)字信號（經(jīng)采樣、保持和量化、編碼3個步驟之后轉(zhuǎn)換成數(shù)字信號輸出，），再由AD芯片控制器施加時序控制，之后由FPGA進(jìn)行預(yù)處理，預(yù)處理之后得到的信號通過DMA方式繞過處理器直接搬運通過內(nèi)部總線存儲到內(nèi)存中。內(nèi)存中的信號能夠通過內(nèi)部RapidIO總線供PC上位機(jī)讀取。用戶能夠通過這一信號處理流程實現(xiàn)對輸入信號讀取和存儲。

20 MHz正弦輸入信號經(jīng)過本系統(tǒng)處理后的效果如圖4所示，從圖中可以看出，該系統(tǒng)采集的數(shù)據(jù)和給定的模擬電壓量進(jìn)行比對后發(fā)現(xiàn)：此信號采集系統(tǒng)具有實時性好，可靠性高的特點，該方案可應(yīng)用于雷達(dá)等高精度采集領(lǐng)域。

圖4 采集卡信號

將處理后的信號存盤，再通過數(shù)據(jù)鏈路讀取得到的信號如圖5所示，從圖中可以看出，存盤之后再讀取得到的信號幾乎與信號發(fā)生器輸出的信號一致，證明了本系統(tǒng)進(jìn)行存盤、讀取的可行性。

圖5 基于IP核濾波器的仿真輸入輸出波形

4 結(jié)束語

利用了FPGA自身的優(yōu)勢，設(shè)計出了一種基于FPGA的高可靠性數(shù)據(jù)采集系統(tǒng)，采用RapidIO協(xié)議的數(shù)據(jù)傳輸方式，實現(xiàn)了雷達(dá)系統(tǒng)中信號采集、輸入、存儲和輸出的問題[10]，減少了PC上位機(jī)的運算，提高了采集系統(tǒng)的效率。通過編寫FPGA的內(nèi)核驅(qū)動，采用查表法，復(fù)現(xiàn)了雷達(dá)傳入的信號，此系統(tǒng)減少了外界干擾、提高了傳輸效率。實驗表明，這是一種高可靠的信號采集方案。