高速IC封裝的電源完整性分析與設(shè)計(jì)

南通大學(xué)杏林學(xué)院 楊玲玲

南通大學(xué) 孫海燕

1.引言

隨著人們對(duì)電子產(chǎn)品需求的不斷增大,微電子封裝正向小型化、高速、高密度和系統(tǒng)化的方向發(fā)展,封裝技術(shù)在集成電路產(chǎn)品中扮演著越來(lái)越重要的角色，同時(shí)對(duì)電源完整性提出了更高要求[1]。

電源完整性問(wèn)題核心是電源分配網(wǎng)絡(luò)的研究與設(shè)計(jì)[2]。可知信號(hào)完整性、電磁兼容性、電源完整性以及電源分配網(wǎng)絡(luò)之間相互制約,同時(shí)整個(gè)電子系統(tǒng)都建立在一個(gè)公共的電源分配網(wǎng)絡(luò)平臺(tái)上，其設(shè)計(jì)的不完善將直接導(dǎo)致系統(tǒng)功能失效和癱瘓，從而影響了封裝的性能[3]。

2.電源分配網(wǎng)絡(luò)分析方法

電源分配網(wǎng)絡(luò)主要可分為電壓調(diào)節(jié)模塊、電源地平面和去耦電容三個(gè)部分[4]。完善的電源分配網(wǎng)絡(luò)除了需要能在規(guī)定的時(shí)間內(nèi)向芯片提供足夠穩(wěn)定的電源外，還需能夠抵御系統(tǒng)中其他部分帶來(lái)的噪聲，因此在設(shè)計(jì)和優(yōu)化封裝的電源分配網(wǎng)絡(luò)過(guò)程中必須對(duì)封裝功耗模型進(jìn)行直流、交流和瞬態(tài)仿真以解決直流壓降、目標(biāo)阻抗和改進(jìn)電源紋波的問(wèn)題。

本文主要采用目標(biāo)阻抗法對(duì)電源分配網(wǎng)絡(luò)進(jìn)行仿真分析。目標(biāo)阻抗法一般的設(shè)計(jì)順序是：1）確定目標(biāo)阻抗，2）通過(guò)加去耦電容使電源分配網(wǎng)絡(luò)阻抗在允許的頻段內(nèi)低于目標(biāo)阻抗。

2.1 目標(biāo)阻抗

若確定了芯片的運(yùn)行電壓和功率，就可以計(jì)算其平均電流。如果電源電壓在一定的范疇波動(dòng)，可以用下式來(lái)計(jì)算目標(biāo)阻抗：

式中：Vcc為工作電壓；Ripple表示電壓波紋容限；IDynamic表示系統(tǒng)動(dòng)態(tài)電流。

2.2 去耦電容設(shè)計(jì)

2.2.1 去耦電容模型

在高頻情況下，去耦電容可等效為串聯(lián)電阻Rs，串聯(lián)電感Ls，以及并聯(lián)電阻Rp，Rda和Cda幾個(gè)部分。而實(shí)際情形中，Rda和Cda影響較小，所以電容模型可以簡(jiǎn)化為電阻Rs，電感Ls與電容C三者串聯(lián)。

諧振頻率如式(2)所示。可知，容值較大的電容可以過(guò)濾低頻噪聲，容值小的可以過(guò)濾高頻噪聲。

2.2.2 去耦電容位置

在封裝系統(tǒng)中去耦電容添加位置也尤為重要，去耦電容的電感計(jì)算如式(3)所示。

式中l(wèi)表示芯片與電容的距離，r表示線的半徑，d表示地與電源線的長(zhǎng)度。可知，想要降低電感L，我們必須減小芯片與電容的距離以及地與電源線的長(zhǎng)度，即電容與芯片相靠近。可知假若去耦電容所處的位置不合適的話，會(huì)提升線路阻抗，并且減小諧振頻率，從而對(duì)供電產(chǎn)生影響。

3.電源完整性仿真與分析

本設(shè)計(jì)采用Ansys SIwave軟件，利用自動(dòng)解耦電容分析程序，對(duì)去耦電容進(jìn)行選擇，布局，從而對(duì)PCB封裝進(jìn)行優(yōu)化。

3.1 仿真對(duì)象

本設(shè)計(jì)中仿真對(duì)象為一個(gè)8層PCB板，PCB板中所使用的主要模塊為BGA_CPU，SOIC_DRAM D1和D2，分別建立BGA_CPU和SOIC_DRAM D1和D2電源和地的引腳組。

3.2 仿真結(jié)果及優(yōu)化分析

3.2.1 仿真結(jié)果及分析

設(shè)置電源模塊提供電壓值1.2V，時(shí)鐘頻率為100MHz，允許誤差為0.1%的條件下，對(duì)其進(jìn)行電源完整性仿真。初始阻抗仿真結(jié)果可知，在頻率范圍0.11GHz-1.0GHz，其設(shè)計(jì)阻抗低于目標(biāo)阻抗，而在頻率低于0.11GHz時(shí)，設(shè)計(jì)阻抗高于目標(biāo)阻抗，故此設(shè)計(jì)不符合要求。

3.2.2 仿真優(yōu)化分析

采用目標(biāo)阻抗法，將系統(tǒng)中的36個(gè)去耦電容分別添加到電路中的BGA_CPU和SOIC_DRAM的電源處，根據(jù)仿真結(jié)果可知，在頻率范圍為0.01GHz-1.0GHz，其設(shè)計(jì)阻抗均低于目標(biāo)阻抗，滿足了電路的設(shè)計(jì)要求。

而在實(shí)際的設(shè)計(jì)中，電源完整性設(shè)計(jì)的重心不僅僅放在達(dá)到最優(yōu)的性能上，還應(yīng)去考慮生產(chǎn)成本。故本文核心思想為以最低的生產(chǎn)成本來(lái)達(dá)到最優(yōu)電路性能。借助于PI Advisor軟件,在所使用的36個(gè)去耦電容中選擇，在不影響電路性能的情況下，確定減少生產(chǎn)成本的最優(yōu)設(shè)計(jì)方案。最終可得到采用7個(gè)去耦電容，波形質(zhì)量因數(shù)為1的最優(yōu)設(shè)計(jì)方案。

最終優(yōu)化結(jié)構(gòu)的阻抗分析圖如圖1所示。由圖可知，優(yōu)化后，在0GHz-1.0GHz頻段內(nèi)，其阻抗值低于優(yōu)化前，且設(shè)計(jì)阻抗均低于虛線即目標(biāo)阻抗之下，波形平穩(wěn)，波動(dòng)幅度不大，故該設(shè)計(jì)滿足設(shè)計(jì)要求。

圖1 最終優(yōu)化的阻抗分析圖

4.總結(jié)

電源分配網(wǎng)絡(luò)作為電源完整性分析的核心問(wèn)題，本文借助于Ansys SIwave以及PI Advisor軟件，采用目標(biāo)阻抗法，同時(shí)考慮性能和成本均兼顧情況下，確定最優(yōu)的設(shè)計(jì)方案。仿真結(jié)果表明，在所需的頻段內(nèi)，其電源阻抗低于目標(biāo)阻抗，波形平穩(wěn)，滿足設(shè)計(jì)要求。該設(shè)計(jì)為電源分配網(wǎng)絡(luò)的分析與設(shè)計(jì)提供了一定的理論與實(shí)際指導(dǎo)意義。