李卓然 延邊大學(xué)
關(guān)鍵字:計算機 硬件設(shè)計 EDA技術(shù)
在EDA還未出現(xiàn)時,計算機硬件的設(shè)計要經(jīng)過人為形式實現(xiàn)集成電路的策劃、鋪線等作業(yè)。但伴隨集成線路繁雜程度的加劇,以人為力量為主的策劃形式現(xiàn)已不能符合作業(yè)要求。所以相關(guān)人員開始探究一種較為有效的硬件設(shè)計形式。EDA技術(shù)的出現(xiàn),靈活轉(zhuǎn)變了這一狀況。其將計算機當(dāng)做操縱用具,讓人們能在軟件平臺中,利用軟件化的設(shè)計形式來敘述計算機硬件。因為計算機頂替人為力量實現(xiàn)邏輯編制、改善、鋪線以及仿真等作業(yè)。所有流程是自動化的,可以實現(xiàn)對既定芯片的搭配編譯,邏輯反饋與程序下載等作業(yè)。
當(dāng)代EDA技術(shù)的基礎(chǔ)特點是利用高級語言敘述,具備體系級仿真與綜合水平,具備開放式的現(xiàn)實氛圍還有各種各樣的元器件模型庫等等。硬件敘述語言錄入是EDA體系的重點錄入形式。因為當(dāng)代社會電子體系規(guī)模漸漸擴充,硬件敘述語言錄入漸漸頂替了以往的原理圖錄入設(shè)計手段,其優(yōu)點在于可以展開邏輯全面改善,讓設(shè)計人員在較為抽象的情況下對設(shè)計的構(gòu)造與內(nèi)在特點展開敘述。
UART(貫用異步收發(fā)器),是計算機里必不可少的構(gòu)成部分,其是一種段間距串行傳遞接口,可以當(dāng)做下位機和微機的通信串口,來完成高效通信,依據(jù)現(xiàn)階段的計算機運作機制,要展開信息的互換與傳遞,然而并行信息無法直接傳輸至調(diào)節(jié)器里,而一定要通過異步傳遞才得以處理。UART便是此進程中的主要要件,其把訊息合理的輸送至調(diào)節(jié)器里,確保計算機的順利運作。
在展開硬件的設(shè)計過程中,要綜合不同性能板塊的調(diào)試作業(yè),布置了2個按鈕錄入來展開UART的接受、復(fù)位以及傳送數(shù)據(jù)性能的開啟。
2.3.1 基礎(chǔ)設(shè)計構(gòu)思
UART在作業(yè)中重點包括兩大環(huán)節(jié),一個是發(fā)生,另一個則為接受。在設(shè)計過程中,要綜合模塊化的形式來展開設(shè)計。發(fā)生的進程也就是并行信息的預(yù)備時期,UART依據(jù)既定的模式,把訊息展開轉(zhuǎn)化。在此進程中主要包括時鐘訊號。而接受的進程中,即在訊號轉(zhuǎn)變成RXD串行訊號之后,轉(zhuǎn)變成調(diào)節(jié)器所需的并行信息訊號。在總體進程中,因為當(dāng)?shù)貢r鐘訊號和UART的時鐘訊號會出現(xiàn)一些誤差與滯后。如果此種誤差出現(xiàn)連續(xù)性的累積時,會形成接受差錯,讓UARD的性能無法正常完成。所以,在展開設(shè)計是,要利用一個遠(yuǎn)大于波特率的當(dāng)?shù)貢r鐘訊號對錄入訊號RXD逐漸采集,來確保作業(yè)進程中UARTDE發(fā)生與接受頻率相同。
2.3.2 設(shè)計奇偶校驗位發(fā)生器板塊
所謂奇偶校驗,其具體是一種驗證代碼傳遞精準(zhǔn)性的方式,以確保串行信息的正確性。運用EDA技術(shù)設(shè)計UART奇偶校驗位發(fā)生器時,要綜合以下幾方面考慮:首先,此板塊可以履行奇偶驗證準(zhǔn)則,合理的挑選數(shù)據(jù),進而完成系統(tǒng)二進制數(shù)據(jù)和錄入的串行數(shù)據(jù)校驗位的科學(xué)對比,明確錄入的精準(zhǔn)性。其次,是此板塊一定要符合計算機性能的連續(xù)延伸性。在計算機作業(yè)中,會出現(xiàn)不可靠的并行校驗位的加入。此板塊要在后續(xù)界定的準(zhǔn)則前提下展開校驗位的添加。針對已策劃完畢的奇偶校驗位發(fā)生器板塊利用EDA用具mos-elsim12.0展開性能的效仿,對最終結(jié)果展開細(xì)致的剖析,以此保證所有想要的性能均能獲得,對出現(xiàn)的區(qū)域?qū)嵤┱归_改良。
2.3.3 設(shè)計波特率發(fā)生器板塊
這一板塊的重點性能便是可依據(jù)既定的波特率與時鐘的頻率來運算相應(yīng)波特分頻因子。所謂分頻因子是指分頻數(shù)。針對波特率發(fā)生器的指數(shù)通常在現(xiàn)場可編程門陣列完成時幾乎是不變的。然而一旦其開始轉(zhuǎn)變時,波特發(fā)生器的指數(shù)便要出現(xiàn)變化。在UART里利用的是單獨的芯片,提升波特率轉(zhuǎn)變的難度,這時利用相關(guān)接口來完成比特率的改變。在利用硬件敘述語言的VDHL或是Verilog HDL便可完成UART單獨芯片的波特率轉(zhuǎn)變。這便無需利用接下來的接口增設(shè)來變化指數(shù),同樣也就降低了調(diào)節(jié)與設(shè)計的困難。在此發(fā)生器分頻過程中,波特時鐘和分頻時鐘的頻率比例控制在1:16,訊號采集的精準(zhǔn)性將隨之提升,讓發(fā)生與接收位置在相同頻率中。
此種形式讓計算機的硬件設(shè)計更加生動形象、一目了然,改善了無法及時察覺電路設(shè)計問題的狀況。