從7nm到3nm，從SoC到SoIC 臺積電生產工藝展望

半導體工藝是集成電路發展的核心技術之一，近日，在日本舉行的2019年VLSI研討會和之前召開的SEMOCONWeSt 2019兩大研討會上，臺積電公布了大量有關自家7nm后的生產工藝，以及最新的SOIC堆疊封裝技術發展的相關資料，國外媒體WikiChip FUSE也對此進行了詳細介紹。本刊特別對這篇文章進行了專業的翻譯，以讓讀者了解未來數年半導體工業的發展趨勢，那么我們什么時候能用上5nm，甚至3nm工藝的處理器？未來除了閃存芯片，其他芯片也會走上垂直堆疊的道路嗎？

臺積電是全球最大的半導體代工企業，其工藝制程的發展對全球未來數年半導體產業和集成電路發展都有著重要的影響。一直以來，臺積電都在先進工藝和技術上不斷投入巨資，大力加強研發，隨著時間推移，臺積電也逐漸占據了先進制程的領先地位，2018年更是推出了全新的7nm以及更先進的工藝。那么，臺積電在2019年乃至以后的工藝和技術演進應該如何發展呢？根據臺積電在業內研討會上公布的一些資料，臺積電不但布局了7nm、5nm的技術和工藝，還在未來的3nm以及更先進制程上做出了一定的研究。

7nm時代：多種工藝齊上陣

臺積電目前最先進的工藝節點被稱作N7，也就是商業化宣傳中的7nm節點。臺積電認為N7是目前最先進的邏輯工藝。對臺積電的技術路線圖而言，7nm節點是16nm節點之后一個重要的全新節點，它的進步是全方位的。之前的10nm節點屬于一個半代節點，甚至主要用于為7nm節點研發技術。橫向對比來看，臺積電的7nm節點在很大程度上可以和英特爾的10nm節點，以及三星的7nm節點相媲美。和臺積電自己的16nm技術相比的話，7nm節點的工藝大約在相同功耗下提升了35%-40%的速度或者在相同性能下帶來了只有原工藝65%的功耗表現。

臺積電7nm工藝概述

臺積電的7nm工藝節點擁有大量的新技術，包括第四代FinFET，第五代高K金屬門、3.3倍的路由門電路密度，金屬鈷的使用以及關鍵層采用的SADP技術。此外，采用后柵極和雙柵極氧化工藝也是7nm工藝節點的特征。

在制程方面，臺積電7nm工藝繼續使用了深紫外DUv 193nm ArF沉浸式光刻技術。實際上，這項技術在7nm制造的應用中已經帶來了一些局限，并影響了制造過程，同時也帶來了一些獨特的設計規格。根據臺積電的數據，7nm工藝下柵極間距已經縮小至57nm，互聯間距則固定在40nm以便在SADP點處保持較高的光刻投影圖形品質。

此外，臺積電的7nm工藝在晶體管輪廓方面也進行了增強。和英特爾一樣，臺積電在溝槽的觸點上引入了新的金屬鉆進行填充，取代了之前的鎢金屬。鉆是一種比較脆和硬的金屬，穩定性也比較出色。在這里使用鈷可以降低50%的電阻，從而降低無謂的能量消耗。

在具體的工藝實現上，新的7nm工藝通過調整鰭片間距和高度之間的比例，使得晶體管體積變小，自然使得最終芯片面積變得更小，并更節約成本。當然，繼續縮小鰭片寬度可能會帶來更窄的通道，這需要同時提高鰭片高度以保持門接觸面的實際有效寬度，同時也能夠改善短溝道特性和亞閾值斜率（即Ieff/Ceff），并降低整體電容寄生效應。總體而言CV/I類型的器件延遲依舊更為出色，因為諸如Cgate和Cov這樣的固有電容依舊和Ieff成比例存在。

臺積電在7nm工藝上采用的另外一種縮放方案是調整了有效寬度，這個數值被稱為Weff。從圖中可以看到，7nm工藝節點的有效寬度Weff值為3.5，遠高于16nm的1.7左右。此外7nm工藝還帶來了一些多電壓特征值的器件，其Vt范圍為200mV。

臺積電還提到了旗下7nm工藝的一個重要特性，那就是它的缺陷密度改善情況。一般來說，工藝在使用早期，由于技術熟練程度、應用規律掌握情況甚至材料配比等問題，總會在最終完成的晶圓上出現這樣那樣的缺陷，用于衡量缺陷出現頻率的參數，被稱為缺陷密度。缺陷密度是影響最終半導體產品良率的最直接原因之一。高缺陷密度肯定會導致低良率，從而帶來較高的生產成本。因此，降低缺陷密度提高良率是半導體在不斷發展和演進中非常重要的課題。

根據臺積電的數據，以N16/N20也就是16nm和20nm的相關工藝為例，缺陷密度在早期較高，在大規模量產時（HVM），也處于中高水平，但是已經有明顯下降。之后隨著量產時間不斷延長，臺積電不斷改進制造的各個方面，經過多個季度的調整后，缺陷密度隨之下降至可接受水平并保持在低水平狀態。另外，臺積電的數據還顯示，10nm工藝在大規模量產時間節點之前的第二個季度，其缺陷密度甚至可能高達80%以上，基本無法提供滿意的良率，但是這個數據隨后大幅度降低并在大規模量產時降低至35%左右。

臺積電感到尤為滿意的則是7nm工藝的缺陷密度數據。7nm工藝在移動客戶的較小芯片上使用時，大規模量產期間的缺陷密度甚至低于10nm工藝的同期數據，并最終改善至和10nm、16nm同期工藝相當甚至更低的數值，同時數值還在進一步降低。對HPC客戶而言，當芯片尺寸大于250平方毫米時，這種被稱為“大核心”的產品使用7nm工藝時缺陷密度表現甚至更為出色，已經遠低于16nm工藝在同時期的水平，令人驚訝。

最后臺積電還介紹了相關財務情況。由于7nm工藝昂貴的成本，因此臺積電的財務數據顯示，7nm工藝的需求在過去半年中略有下降，下降幅度大約為1%，臺積電絕大部分收入依舊來自成熟的16nm節點。不過，今年第二季度的晶圓出貨量略有增長，可能會帶動7nm等工藝進一步提升產量，臺積電認為7nm將會在全年帶來25%的收入。

增強版7nm工藝：N7P工藝

臺積電在7nm工藝上不斷地推出新的產品。在臺積電的描述中，上文所介紹的目前已經投入生產的7nm工藝被稱為N7，臺積電接下來將推出一種新的N7P工藝，全稱是N7Performance-enhanced，也就是N7性能增強版工藝。N7P工藝還有其他的一些名稱，比如第二代7nm工藝，或者“7nm year 2”。但是，N7P和N7+工藝是完全不同的兩種工藝，最好不要將其混淆。

根據臺積電的說明，N7P工藝本質上是N7工藝的加強版，依舊采用DUV深紫外沉浸式光刻技術，其IP和N7完全兼容，并使用完全相同的設計規則。不過N7P引入了FEOL和MOL優化，能夠在相同功率下提高7%的性能，或者在相同的性能下帶來10%的功耗優勢。所謂FEOL，是指Front-End ofLine生產前道工序優化，MOL是指生產中間工序優化，其中前者和器件性能有關，后者和互聯等性能有關。通過這些工藝上的細微優化，新的N7P能夠帶來更好的表現。

引入EUV：N7+工藝

EUV極紫外光刻是目前先進半導體制造工藝的重中之重。不過受制于EUV在產能和良率方面的困擾，在目前EUV難以在芯片光刻的整個過程中使用。臺積電在7nm上也規劃了使用EUV技術的版本，那就是N7+。

N7+工藝的特點在于，在八個關鍵層上，臺積電使用了EUV光刻，而其他普通層則依舊使用DUV光刻完成，這有助于降低成本和提高效能。臺積電宣稱，N7+工藝已經在今年第二季度進入了量產階段，目前產量和N7工藝相當。和N7工藝相比，一些數據顯示N7+工藝的密度達到了前者的1.2倍，并且在相同功率下能夠提供高出10%的性能，或者在同等性能下能夠降低15%的功耗。雖然紙面數據顯示N7+的效能要略好于N7P，但是考慮到N7+采用了EUV后需要重做芯片的整個物理實施部分，包括全新的EUV掩膜等，那么N7+的性價比可能需要進一步衡量。

改進EUV：N6工藝

N6工藝是全新的工藝名稱，其技術架構和N7完全兼容，不過商品名可能會改成6nm以方便宣傳并展示差異。從技術角度來看，N6工藝相當于全面采用EUV技術的N7工藝，它計劃比N7+工藝多使用一個EUV層。在設計規則方面，N6和N7是完全兼容的，這將吸引大量的客戶遷移至N6工藝。

N6工藝的發布時間要比更先進的全代工藝N5（后文有介紹）甚至更晚一些，因此引入了很多N7+和N5工藝的經驗，比如比N7更快的EDA參考流程、填充算法等。N7設計人員還可以直接使用N6的標準單元庫來重新流片，并且加入了新的PODE聚擴散邊以及CNOD連續擴散等技術，帶來最多18%的晶體管密度改善。N6工藝還引入了一個獨特的MO路由，這個新的MO路由可以用作局部互聯，用于連接多Fin器件的源極或者漏極節點，并且在單元內連通部分通用的nFET和pFET節點。

N6工藝在2020年第一季度開始風險試產，并在2020年底之前開始大規模生產。臺積電留下了比較充足的時間用于制程調校和良率提升。目前看來，從DUV遷移到EUV，N6工藝在競爭力和性能上應該是獨具一格的。

5nm和3nm時代：靠近極限，突破極限

5nm節點是7nm節點之后的一個全代節點，臺積電在5nm節點上動作很快，已經在2019年第一季度進入了風險試產，可能在2020年上半年將發布可以進入大規模量產階段的工藝。臺積電稱這項新的工藝為N5，并且表示N5將在更多層上廣泛使用EUV技術，產量上也能得到保證。

和N7工藝相比，臺積電的N5工藝可以提供最高1.8倍的邏輯密度。性能方面，相比N7，N5可以在相同功率下提高15%的性能，或者在相同的性能下降低30%的功耗。和N7一樣，N5工藝將有2個版本，分別面向移動處理器（N5）和高性能處理器（N5P）。面向高性能產品（HPC）的N5P工藝將提供額外的選項，和N7相比，高性能版本的N5工藝將提升最多25%的性能。和N5相比，高性能的N5P在同等功率下將提高7%的性能，或者同等性能下降低15%功耗。不過時間上N5P要晚一些，大約在N5之后一年才能提交客戶進行生產，也就是2020年底或者2021年初。

另外一些資料顯示，臺積電在N5工藝上使用了新的兩倍密度低K介電材料金屬反應離子蝕刻，用于取代目前采用銅金屬的類似工藝，實現金屬間距小于30um，降低銅互連的電阻率。另外，臺積電還帶來了局部NIN電容改進，有助于解決由于較高的柵極密度而增加的電流等。

在N5之后，臺積電還在積極研發3nm工藝。預計在2022年左右推出，代號N3。雖然之前包括英特爾、臺積電、三星等廠商都在考慮使用諸如GAA等新的工藝形態解決更小尺度晶體管的性能和制造問題，但是也有一些證據表明目前的FinFET依舊存在潛力可挖。根據目前的情況來看，臺積電在3nm階段還是會使用FinFET，后續工藝才會考慮諸如GAA等新的制造方法。

在3nm之后，臺積電暫時沒有給出詳細的規劃。不過在新的Hotchips大會上，臺積電展望了未來的工藝技術發展。在3nm乃至未來的技術發展中，包括碳納米管（1.2nm尺度）、二維層狀材料等都有助于使得晶體管更小、更快。此外，相變內存、旋轉力矩轉移、隨機存取內存等技術可以和處理器一起封裝，加快數據傳遞的速度等。臺積電宣稱在2050年，晶體管制造工藝將來到0.1nm級別，也就是氫原子尺度。

更高的集成度、更強的性能下一代封裝技術

無論是制造工藝的發展，還是封裝技術的發展，都源自對芯片級解決方案需求的不斷增長。由于成本限制和良率等原因，目前的芯片級解決方案發展已經逐漸向著分化的方向邁進。目前產品的芯片制造需求往往有以下三個方面：首先是出于良率和分級的目的，一個大型的芯片解決方案將被分解為多個小芯片方案;其次，利用較老的工藝和模擬工藝來實現SoC的其他節點制造，以節約成本;第三則是通過HBM等組件完成更高的系統集成。

面對這樣的市場和技術需求，臺積電也提供了一系列解決方案。其中，晶圓級系統集成WLSI平臺將面對移動SoC到高性能計算的所有產品。另一種“芯片-晶圓-基板”（CoWoS）技術則是面向人工智能、網絡處理器以及高性能計算產品。第三種也就是集成扇出封裝（InFo）將面向網絡和移動應用、HPC等不同場合。

面向5G時代——InFo遍地開花

臺積電的InFo封裝是其通用扇出品圓級封裝FOWLP的解決方案之一，根據不同場合還有不同的方案可供選擇。InFo使用密集的重布線層RDL和Fine Pitch穿過晶圓上的過孔，并配合集成扇出襯底（InFo_OS）、內存封裝襯底（FnFo_HS）以及InFo超高密度（InFo_UHD），實現對高性能移動設備、網絡芯片以及高性能計算等不同應用的兼容和適配。對于5G移動平臺，臺積電也拿出了不同的方案，比如InFo POP用于移動計算處理器，使用InFo_AiP用于針對RF前端模塊也就是FEM。針對基帶調制解調器，臺積電也準備了多堆棧方案也就是Nulti-stack（MUST）。

更高帶寬的3D-MIM封裝

雖然目前InFo封裝以其針對性和便利性逐漸成為封裝選擇的主流，但是在一些場合InFo依舊存在問題。比如InFO_POP封裝技術，最早是應用于蘋果的A10處理器（之前的處理器采用的是傳統的POP封裝）。但是，受制于面積、引腳數量、通孔等問題，InFO_POP封裝后，產品的內存帶寬難以進一步提升。

在蘋果A10時代，內存帶寬問題可能沒有那么突出，但是在即將到來的5G和AI、邊緣計算、移動計算時代，內存帶寬成了根本需求，因為這些技術本質上就要求更高的內存帶寬。為了解決這個問題，臺積電宣布了InFo技術的更新版本也就是3D-MUST-in-MUST封裝技術，簡稱為3D-MiM。3D-MiM和InFo存在一些技術上的共通之處，兩者都是通過高密度的重布線層RDL和更小間距的Rne Pitch TIVs（InFoWLS），實現了多個垂直堆疊的存儲芯片的集成。在這種封裝中，I/O部分暴露在芯片的邊緣側，存儲芯片通過層疊的方式連接至SoC，形成一個比較寬大的I/O區域，能夠帶來更大的傳輸帶寬。

臺積電給出了一些3D-MiM封裝的案例。在這些例子中，一個長寬分別為15毫米、高度為5毫米的芯片內，集成了16顆存儲芯片和對應的SoC，與傳統采用倒裝式封裝的工藝相比，3D-MiM能夠在高度一半的情況下帶來2倍的存儲帶寬。此外，由于沒有襯底、沒有凸塊，因此存儲器從I/O到SoC的距離短了很多，從而帶來了更好的電氣性能并且能夠提供更好的散熱表現。

臺積電還宣稱3D-MiM并不僅僅適用于單個SoC，實際上臺積電已經提及了多個SoC以及大量存儲芯片的封裝情況，比如具有2個SoC搭配32顆存儲芯片的方案，這樣可以創建具有更高帶寬和更低功率的HPC處理器。作為當前的一些2.5D封裝也就是HBM的替代技術，3D-MiM的一個重要優勢是存儲器芯片可以直接連接至SoC而不需要基本的邏輯芯片轉接。

網絡和HPC的新選擇——CoWoS和InFo

臺積電還提供了對網絡和高性能應用的新封裝方案，目前已經可以在存儲器和基板上開始應用CoWos和InFo技術。臺積電的CoWoS技術現在已經可以擴展至2個標線，線間距的行列分別都是0.4um。CoWoS實際上是一個非常成熟的技術，臺積電在過去五年中已經提供了超過15個使用CoWoS技術的流片方案。目前CoWos被廣泛使用在GPU上，另一個重要的應用是網絡處理器。目前，CoWoS最大可以支持6個HBM2模塊，提供高達1.5TB/s帶寬。臺積電宣稱還可以提供更高帶寬的方案以及超過三個掩膜版的更大芯片面積。

對網絡應用處理器而言，臺積電提供了InFo技術。這個技術的一些技術參數包括：多芯片封裝時間距大約為2um，最小的I/O引腳距離為40um，最小銅觸點間距為130um。這項技術已經在2018年第二季度開始正式應用。目前臺積電正在努力實現2個以上的芯片封裝以及最大1.5倍掩膜版尺寸的芯片面積。

終極方案——集成系統芯片方案SoIC

上文洋洋灑灑寫了這么多的新技術，但綜合來看，上述所有的內容實際上都是為SoIC服務的。

臺積電宣稱SoIC是“真正的”下一代3D封裝技術。SoIC是一種片上芯片（CoW）堆疊的方法，允許將很多不同的類型、功能和形態的芯片封裝甚至混合在一起——即使這些芯片在尺寸和工藝節點上存在很大差異。經過SoIC封裝后，芯片在外觀上和其他任何標準芯片沒有任何不同，并目可以將SolC和任何現有技術比如InFo、CoWoS或者倒裝封裝等技術結合在一起。和上文介紹的InFo_UHD一樣，SoIC也追求封裝的高密度，目前其封裝密度高達每平方毫米10000個接觸點，臺積電認為，隨著SoIC+的推出，未來最終可以達到每平方毫米100萬個接觸點的密度，再度提高100倍密度。

寫在最后

制造工藝和封裝工藝的發展，在很大程度上主導了半導體產業發展的脈絡。舉例來說，AMD CEO蘇姿豐就坦言，在處理器的性能提升方面，新工藝和封裝技術帶來的性能增長大約有40%，其余的60%才是架構設計，軟硬件配合的原因。

今天，伴隨著AI、邊緣計算、5G等創新技術的興起，人們對工藝和封裝技術的發展愈加重視。臺積電本次公布了大量未來工藝和封裝技術的信息：3nm以及更先進制程、封裝技術的到來，又將容納更多的晶體管，輸出更多的計算能量。不過，現有的半導體制造和整體架構設計經過多年的發展，已經像一個快被榨干汁的檸檬，人們還在盡量地加大壓力，希望榨出最后幾滴汁水。在未來的數年乃至數十年中，希望半導體技術能夠有全新、革命性的突破，只有這樣才能實現人們對計算和數據的無盡渴求，滿足一個個計算的夢想。