基于Sigrity的高速串行總線GTX仿真分析

閆哲 張艷飛 杜曉華

摘要：GTX是一種高速串行收發器，具備高速率、低功耗的特點，可用于實現收發雙向獨立傳輸。在Xilinx的Virtex6 FPGA中靈活配置，且與其他邏輯資源緊密聯系。在Cadence Sigrity環境下調用GTX的IBIS模型，添加從PCB板提取的S參數，對Virtex6 FPGA GTX收發器進行信號完整性仿真，模擬真實應用環境，對接收眼圖進行分析。仿真結果證明，GTX能夠實現在6 Gbps以下數據速率的高可靠性傳輸，能夠滿足大容量高速數據傳輸的要求，通過修改過孔，提出了一種優化傳輸系統的方法。

關鍵詞：GTX；Sigrity；信號完整性；仿真；眼圖

中圖分類號：TP336文獻標志碼：A文章編號：1008-1739（2019）13-63-4

0引言

隨著超大規模集成電路技術的發展，IC芯片的內核供電電壓逐漸降低，但系統時鐘頻率和I/O數據傳輸速率不斷提升，這就要求具備低壓差電平標準的高速傳輸總線需要具備良好的信號完整性才能應對傳輸線帶來的噪聲和干擾[1]。Xilinx Virtex6系列FPGA的高速串行GTX收發器發送和接收端雙向獨立，具備單工和全雙工模式，數據傳輸速率范圍600 Mb/s～6.6 Gb/s。

本文利用Cadence公司的仿真分析軟件，在Sigrity環境下對GTX收發器的高速傳輸性能進行信號完整性仿真分析，利用仿真結果來加強對GTX高速收發器的傳輸特性的認識，以指導PCB布線設計工作，提高傳輸可靠性。

1 GTX高速串行仿真

隨著高速集成電路信號切換速率的不斷提高，IBIS模型作為一種準確、公開的仿真模型，是反映芯片驅動和接收電氣特性的一種國際標準，所記錄的驅動源輸出阻抗的上升、下降時間和輸入負載等參數，適合于對高頻效應進行計算與仿真（如振鈴、串擾等），能夠在不涉及器件的內部細節的情況下，更快、更準確地得到仿真結果[2]。因此，采用Virtex6 GTX的IBIS模型進行仿真分析。

1.1 IBIS模型

IBIS模型的基本輸入結構包括電源（Power Clamp）和地的電平鉗位（GNDClamp）保護電路、引腳封裝的寄生參數（C_pkg，R_pkg，L_pkg）以及硅片本身固有的寄生電容（C_comp），對于輸入結構而言，沒有緩沖器的上拉和下拉結構電路[3]。

1.2 Sigrity仿真環境

Cadence Sigrity工具包內有Sigrity Power SI，Sigrity Power DC，SPEED2000等仿真工具，可以完成高速電路設計中的信號完整性（SI）分析、電源完整性（PI）分析和Sigrity System SI，并提供寬帶S參數提取及頻域仿真等，針對于高速芯片的全面自動化信號完整性系統設計，準確地仿真評估環境，確保串行鏈路接口的可靠實現。采用Sigrity Power SI對Virtex6 FPGA的PCB信號網絡進行仿真，提取GTX發射和接收端的S參數；采用Sigrity System SI，建立從發射到接收端的串行傳輸鏈路模型。

1.3 IBIS模型在Sigrity仿真軟件中的應用

IBIS在板級仿真中應用廣泛，可精確模擬PCB使用情況，對避免PCB投產前的信號完整性問題能起到參考作用。

使用Sigrity Power SI對GTX發射和接收的S參數進行提取。S參數為散射參數，它是對傳輸路徑上的各端口之間頻率相應關系的數學表達。對于一個多端口的S參數模型器件，當一個信號從器件的某一端口進入時，S參數描述的是該信號在傳輸網絡中通過不同端口的傳輸特性和反射特性[4]。

在Sigrity System SI中，建立通道模型，加載GTX輸入輸出模型，將Power SI中得到的S參數加載到通道模型中，進行高速串行仿真，模擬GTX收發器的收發過程，得到GTX發射波形、接收波形以及接收眼圖。整個仿真流程側重在模擬受應用環境影響后的信號的波形，是進行PCB布線設計驗證仿真的重要方法。GTX高速串行通道模型如圖1所示。

完成建立模型后，分別加載GTX_TX，GTX_RX的IBIS模型，同時加載S參數。

設置編解碼方式為8B/10B的編解碼方式，8B/10B是面向字節的編碼規范，目的是將8B位寬數據轉換為5個以上不連續的“1”或“0”的10位比特碼，減小數據流中長連“1”和長連“0”字符串，從而平衡“0”和“1”的概率，獲取更好的直流平衡型，進而提高傳輸速率。GTX收發器內部包含一個執行8B/10B編碼的硬核單元，實現對發送端數據進行編碼，不需要消耗FPGA資源。

設置激勵碼流為PRBS7，它是7階偽隨機序列，因為最接近8B/10B編碼的游程長度5，因此一般用來測試8B/10B高速通道。

1.4眼圖

眼圖是一種觀察信號完整性直觀有效的方法，串行信號在傳輸過程中受到傳輸介質特性、噪聲等因素的影響發生碼間干擾和抖動等問題，都可以通過眼圖測量來進行評價，以此判斷系統性能和串行信號質量。

通常，用相關的眼圖參數來定義眼圖的屬性，如眼高（Eye Height）、眼寬（Eye Width）、Q因子（Q factor）、抖動（Jitter）、眼幅度（Eye Amplitude）和眼交叉比（Eye Crossing Percentage）等。其中，眼高是眼睛垂直張開度的度量，理想的眼圖眼睛張開度等于垂直眼幅度。實際情況下，噪聲會使眼睛閉合，因此，眼高的測量決定了噪聲引起的眼睛閉合程度，垂直方向越高，信號則可以抵抗較大的干擾或者串擾；高速數據信號的信噪比也直接用眼高值來表示。眼寬是眼睛水平張開度的測量，是通過計算測量眼圖2個交叉點的統計平均值之間的差異而得，水平方向越寬，則說明干擾越小。

眼高和眼寬表征了系統抗干擾能力的大小。抖動是數據碼元發生變化的實際位置與理想位置的時間偏差，抖動是信號的水平波動，會隨數據速率提高而增加，造成誤碼。

將數據速率從0.5 G設置到6 G開始仿真，在不同速率下，獲得接收端的眼圖結果如圖2所示。眼高仿真結果數據記錄表如表1所示，眼寬仿真結果數據記錄表如表2所示。

2仿真結果分析

分析圖2、表1和表2可以得出：

①隨著速率的提升，在1.5，2 G速率下，接收端眼圖與發送端眼圖的眼高相差不大，說明仿真鏈路受串擾和碼間干擾的影響很小。

②在3.125，4 G速率下，接收端的眼圖眼寬雖然變化很小，但眼高開始出現大幅度下降，尤其在4～6 G之間的眼高值急速下降，如圖3所示，說明在系統鏈路傳輸大于4 G高速信號時，已經受到碼間干擾的影響。

③由圖4觀察4～8 G眼圖，從6 G開始，眼圖抖動變得明顯，說明系統鏈路間出現了大量誤碼。

3仿真結果

在信號完整性的干擾分析中，噪聲耦合到臨近的傳輸線上，會因為傳輸線、過孔孔徑大小和厚度的變化引起臨近線上有的多處阻抗不連續點，干擾的噪聲也會反復震蕩疊加，最終可能會產生更大的噪聲。本文提出通過優化過孔孔徑的方法對系統鏈路進行優化，通過眼圖仿真分析優化效果。

3.1過孔模型

過孔結構圖如圖5所示，焊盤直徑、反焊盤直徑和過孔殘樁長度等因素影響過孔上的寄生電感和電容，進而引起過孔等效阻抗的變化。

對過孔寄生電容的感性分析可知，這種電容效應會影響信號的邊沿速率，也會使特性阻抗發生變化，影響高速信號的上升時間。由式（1）和式（2）可知，使用相同材料，在孔徑厚度、PCB板厚度不變的情況下，減小孔徑可以減小寄生電容，進而減小高速信號邊沿上升時間。

3.2仿真優化

以4.8 GHz傳輸信號為例，對過孔孔徑進行優化，從0.2mm降低至0.1 mm。仿真眼圖眼高如表3所示。

從圖7可以看出，對過孔進行優化后，眼高的值增大，更改過孔孔徑，優化了輸入端的反射系數，碼間干擾減小，對系統傳輸鏈路干擾的影響減小。

4結束語

通過加載IBIS模型，提取實際PCB板傳輸線S參數，在Cadence Sigrity環境下對Virtex6 GTX高速串行收發器進行信號完整性仿真，說明Virtex6 GTX可以實現6 Gbps以下信號的高速串行傳輸，但對于6 Gbps以上的高速信號傳輸則會出現噪聲干擾、串擾和碼間干擾等問題，容易造成較大傳輸誤碼。分析過孔結構，對過孔的孔徑進行優化，通過對眼圖的對比測試，可以優化傳輸端口的反射系數、減小碼間干擾，提高了高速信號傳輸的性能。

參考文獻

[1]陳蘭兵，鐘章民，肖定如，等.Cadence高速電路設計：Allegro Sigrity SI/PI/EMI設計指南[M].北京：電子工業出版社，2014.

[2]方國華，劉光斌，余志勇.基于IBIS模型的信號完整性仿真分析[J].電子產品可靠性與環境試驗，2004（6）：68-71.

[3]黃貴帥.基于IBIS模型的數字IC應用驗證仿真技術研究[D].西安：西安電子科技大學，2014.

[4] Bogatin E.信號完整性與電源完整性分析：第2版[M].李玉山，劉洋，等，譯.北京：電子工業出版社，2015.