基于現場可編程門陣列的差分四相相移鍵控調制解調算法設計

王晨 潘建國 鄭振東 王芳

摘 要： 以軟件無線電技術為基礎，針對差分四相相移鍵控（DQPSK）調制解調系統設計了全新的算法，實現了現場可編程門陣列（FPGA）平臺下的DQPSK全數字調制解調，并可通過軟件編程進行電路升級.與傳統DQPSK調制解調電路相比，不但縮減了印制電路板（PCB）的尺寸，而且可以在不改變電路的情況下升級調制解調算法，從而降低了硬件升級、算法調整的成本.以Intel的Quartus II軟件作為驗證平臺，用Verilog HDL語言實現了各個模塊功能的設計，采用ModelSim軟件進行功能仿真，驗證算法的正確性.系統運行頻率達到132 MHz，達到了預期要求.

關鍵詞： 差分四相相移鍵控（DQPSK）; 調制解調; 現場可編程門陣列（FPGA）

中圖分類號： TP 332.1? 文獻標志碼： A? 文章編號： 10005137（2019）04036205

Abstract： Based on software radio technology，this paper designs a new algorithm for differential quadrature reference phase shift keying （DQPSK） modulation and demodulation system，realizes DQPSK full digital modulation and demodulation on the platform of field programmable gate array （FPGA），and upgrades the circuit through software programming.Compared with traditional DQPSK modulation and demodulation circuit，it not only greatly reduces the size of printed circuit board（PCB），but also can change and upgrade the modulation and demodulation algorithm without changing the circuit，thus reducing the cost of hardware upgrade and algorithm adjustment.Intels Quartus II software is used as the verification platform，Verilog HDL language is used to realize the functional design of each module，and ModelSim software is used to carry out functional simulation to verify the correctness of the algorithm.The operating frequency of the system reaches 132 MHz，which satisfies the expected requirement.

Key words： differential quadrature reference phase shift keying （DQPSK）; modulation and demodulation; field programmable gate array （FPGA）

0 引 言

數字調制解調技術在高速數據通信中起著至關重要的作用，而差分四相相移鍵控（DQPSK） 調制解調系統因其頻帶利用率高和抗干擾能力強的特點，被廣泛應用于現代通信系統中.國內外學者都在深入研究全數字DQPSK調制解調系統，不斷地研發出新的專用芯片[1].可是，專用芯片的設計目的基本都是針對某一特殊應用場景實現某一特定用途的，推廣應用范圍有限.

現場可編程門陣列（FPGA）作為一種半定制電路，克服了原有可編程器件門電路數有限的缺點，彌補了定制電路的不足.隨著集成電路密度的不斷提高，FPGA可以勝任幾乎所有數字器件的功能設計.通過軟件仿真，可以在制板之前就先驗證設計的正確性.而在完成印制電路板（PCB）的設計之后，依然可以對系統進行在線修改，不必改動硬件電路.FPGA較傳統電路優勢明顯，其現場編程能力可以用來對系統進行升級、除錯，并延長產品壽命.因此，在現代通信技術中得到快速發展，并在數字通信領域得到廣泛應用[2].

本文作者采用FPGA平臺設計了一個DQPSK調制解調系統，利用FPGA的在線編程和動態可重構性，根據自身需求和應用場景的要求來設置硬件參數，從而使整個通信系統都具有可定制性，在設計完成后，依然能夠對所有參數按需求進行在線動態修改.

1 DQPSK調制解調

1.1 DQPSK調制原理

四相移相鍵控（QPSK）的原理是利用4種不同的載波相位來表征4種數字信息[3-4].為了消除接收機對信號進行相干解調時產生的相位模糊[5-6]，需要對四進制數據進行差分編碼，構成DQPSK[7].

DQPSK調制技術利用前后碼元的相對相位變化關系來表示信息[8]，所得碼元與載波的相位變化關系與QPSK調制類似，兩種調制方式的功率譜密度相同，區別僅僅在于QPSK調制的相位是絕對相位，DQPSK調制的相位是相對相位.

1.2 DQPSK解調原理

采用相干檢測法對QPSK信號進行解調，利用2個相互正交的本地參考載波對2個二相信號分別進行相干解調[9].解調之后得到的兩路并行碼元，經過一個并/串變換電路后，作為串行數據輸出.解調完成后，將相對碼再轉換為絕對碼，恢復出原始的基帶信號，這個過程稱為逆碼變換.與發送端的編碼器功能相反，接收端需要設計一個差分解碼器.因此，DQPSK的解調可視為在QPSK解調過程之后，再加入一個逆碼變換.

在誤比特率相同的情況下，相比QPSK解調，DQPSK解調需要增加約2 dB信號功率，解調性能略差，但是DQPSK解調不需要本地參考載波，不存在相位模糊的情況，較易實現，因此廣泛應用于信噪比較高的場合.

2 基于FPGA的DQPSK調制解調算法設計

2.1 設計思路

首先設計各個子功能模塊，如串/并（并/串）轉換模塊、差分編解碼模塊、低通濾波器模塊、數字振蕩器（NCO）模塊、乘法器模塊、鑒相器模塊等，根據模塊的具體功能選擇采用硬件描述語言Verilog HDL進行編寫或者直接進行知識產權（IP）核調用.再根據電路需求將各個子模塊進行功能整合，分別完成碼型變換、QPSK調制、極性Costas環、位同步環等功能設計.最終通過頂層控制模塊將其整合為DQPSK調制和解調兩大功能，完成整個算法設計.

2.2 DQPSK調制的FPGA設計

DQPSK調制器的內核是2個乘法器.差分編碼器輸出的兩路數據與NCO產生的載波相乘.兩路載波的相位是正交的，分別稱為同相I支路和正交Q支路.調制后的兩路信號再進行疊加，就可以得到DQPSK調制信號.

DQPSK調制器的模塊和功能如表1所示.

由于要對基帶信號進行成型濾波，采用直接調相法產生DQPSK信號.DQPSK調制算法的設計參數為：基帶成型濾波器滾降系數α=0.8;符號速率R=1 Mbit·s-1（此處指四進制數據，每個符號代表兩位二進制數據）;輸入數據速率（采樣速率和FPGA系統時鐘頻率）fs=8R=8 Mbit·s-1;載波信號頻率fc=2 MHz;輸出數據位寬B=16.

DQPSK調制的FPGA設計流程框圖如圖1所示.圖1中的輸入信號為待調制的基帶信號，采用小端模式的串行二進制數據，包括調制電路所需的時鐘信號及全局reset信號作為輸入數據;輸出即為并行的DQPSK調制信號dout，可直接用于后級的信號發送單元.

采用Verilog HDL設計碼型變換模塊，完成輸入單比特數據的串/并轉換、差分編碼、雙極性碼變換這幾項功能模塊的編寫設計，可調用系統已有的IP核實現其他模塊，如數字振蕩器、成型濾波器、乘法器等，這樣不僅能夠減少工作量，提高效率，還可以保證設計的性能.

2.3 DQPSK解調的FPGA設計

從接收端來看，由于接收到的信號一般為高頻信號，需要先對信號進行下變頻處理.為了能夠恢復出原始信號的特征，還需要進行位定時同步和載波同步.經過同步的信號再通過抽樣判決、差分解碼和并/串轉換等步驟還原出原始信號.

DQPSK解調器主要模塊構成和功能如表2所示.

要組成一個完整的DQPSK解調系統，需要極性Costas環完成相干載波的提取，并產生正交、同相支路的基帶波形[10-11]，需要進行位同步，需要進行差分解碼.在對各個子模塊進行設計的基礎上，解調系統只需給出一個頂層文件，將各個模塊通過組件以實例化的形式連接起來，并增加一些邏輯電路處理.解調系統的FPGA設計流程如圖2所示.

3 仿真與結果分析

本設計采用ModelSim仿真軟件，該軟件提供了友好的仿真環境，集成了性能分析、波形比較、代碼覆蓋、數據流、信號檢測（signal spy）、虛擬對象（virtual object）、Memory窗口、Assertion窗口、源碼窗口顯示信號值、信號條件斷點等眾多調試功能.

對調制系統進行仿真測試，FPGA平臺下的DQPSK調制信號dout輸出如圖3所示.由圖3可見相鄰碼元的相位變化.

DQPSK解調在FPGA平臺下的ModelSim仿真波形圖如圖4所示.從圖4可以看出，在載波同步環和位同步環都趨于穩定后，DQPSK解調后的輸出與輸入相比，較為一致，僅存在一些信號處理過程中產生的延時差異.

完成綜合實現后，工作過程區中自動顯示整個設計所占用的器件資源情況.本設計選用的目標器件是Altera公司的Cyclone IV系列器件EP4CE6E22C8.器件資源使用情況如表3所示.

4 結束語

本文設計了一個基于FPGA的數字調制解調算法，首先對數字調制解調系統中的DQPSK調制解調原理進行了理論分析，在算法設計中，分別完成了差分編解碼器、DQPSK調制、極性Costas環和位同步環的構建，并通過頂層文件將各子模塊功能整合為基于FPGA的DQPSK的調制解調算法.本設計僅通過軟件升級就達到了整體電路升級的效果，具有一定的參考價值.

參考文獻：

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（責任編輯：包震宇）