多電源供電系統(tǒng)的上電時(shí)序設(shè)計(jì)

張妞

摘要：隨著高速數(shù)字信號(hào)的快速發(fā)展，上電時(shí)序?qū)Χ嗪颂幚砥骱透咚俳涌诩呻娫吹脑O(shè)計(jì)變得越來越重要。嚴(yán)格的上電時(shí)序保證設(shè)備不會(huì)損壞，并進(jìn)入良好的工作狀態(tài)。基于CPLD的多功率上電時(shí)序控制設(shè)計(jì)更加可靠、穩(wěn)定和精確。

關(guān)鍵詞：多電源;供電系統(tǒng);上電時(shí)序;設(shè)計(jì)

引言

隨著高速數(shù)字信號(hào)的快速發(fā)展，數(shù)字信號(hào)的處理方法越來越豐富。具有集成多核和高速接口的處理器為復(fù)雜嵌入式系統(tǒng)的設(shè)計(jì)提供了便利和靈活性。電源在整個(gè)設(shè)計(jì)中是不可缺少的。上電時(shí)序分步操作是打開各種集成電路模塊大門的最重要的事情。嚴(yán)格的上電時(shí)序確保設(shè)備不會(huì)損壞，并進(jìn)入良好的工作狀態(tài)。然而，傳統(tǒng)的上電時(shí)序是由一個(gè)定時(shí)控制電路（延時(shí)電路）控制的，它容易受到外界環(huán)境，如溫度等因素的影響。基于CPLD控制的上電時(shí)序比延時(shí)電路更可靠、更穩(wěn)定、更精確。

一、多電源的上電時(shí)序

在集成電路的設(shè)計(jì)中，整個(gè)系統(tǒng)或主板上有多個(gè)電源，如5V、3.3V、1.8V、1.5V、1.2V等。從開機(jī)上電到內(nèi)核上電再到核心上電（中央處理器、現(xiàn)場(chǎng)可編程門陣列、數(shù)字信號(hào)處理器）輸入輸出上電，整個(gè)上電過程都有嚴(yán)格的時(shí)序控制，上電控制的時(shí)序就是上電時(shí)序。許多設(shè)備，如中央處理器、現(xiàn)場(chǎng)可編程門陣列和數(shù)字信號(hào)處理器，具有不同的電源電壓和不同的上電時(shí)序。對(duì)于同一器件，內(nèi)核與I0之間的上電時(shí)序也有嚴(yán)格要求。混亂的通電時(shí)間會(huì)導(dǎo)致整個(gè)系統(tǒng)崩潰或設(shè)備損壞。嚴(yán)格的通電時(shí)間確保設(shè)備不會(huì)損壞并進(jìn)入良好的工作狀態(tài)。

在傳統(tǒng)的上電定時(shí)控制中，采用延時(shí)電路進(jìn)行控制。當(dāng)設(shè)置延時(shí)電路時(shí)，數(shù)據(jù)手冊(cè)通常給出上電軟啟動(dòng)計(jì)算公式。根據(jù)該公式確定通電時(shí)間，不同的電源模塊將有不同的計(jì)算公式。然而，延時(shí)電路的器件電容容易受到溫度的影響，使得上電時(shí)序不準(zhǔn)確。

二、上電、掉電時(shí)序的有關(guān)問題及注意事項(xiàng)

（一）上電、掉電時(shí)序中出現(xiàn)的問題

為了保證芯片的可靠運(yùn)行，應(yīng)用處理器的通電和斷電通常遵循一定的時(shí)間順序。以i.MX6UL應(yīng)用處理器為例，在設(shè)計(jì)中必須滿足芯片手冊(cè)的開機(jī)和關(guān)機(jī)時(shí)序，否則在使用產(chǎn)品時(shí)可能會(huì)出現(xiàn)以下情況。其一，上電階段的電流過大;其二，設(shè)備啟動(dòng)異常。其三，最壞的情況會(huì)對(duì)處理器造成不可逆轉(zhuǎn)的損害。可以看出，通電和斷電定時(shí)在保證系統(tǒng)可靠運(yùn)行方面起著重要作用。

（二）上電、掉電時(shí)序中的注意事項(xiàng)

（1）上電時(shí)序

1.VDD_SNVS_IN必須單獨(dú)或與VDD_HIGH_IN一起通電，之后其他電源才能通電。

2.如果VDD_ SNVS_因由紐扣電池供電，請(qǐng)確保在打開任何其他電源之前將其連接。

3.VDD高速應(yīng)在VDD高速之前打開。

（2）掉電時(shí)序

1.VDD_SNVS_IN必須單獨(dú)或與VDD_HIGH_IN一起斷電，并且在此之前必須關(guān)閉所有其他電源。

2.如果VDD_ SNVS_因由紐扣電池供電，請(qǐng)務(wù)必在關(guān)閉任何其他電源后將其移除。

（3）基于CPLD基礎(chǔ)上的上電時(shí)序控制

為了實(shí)現(xiàn)更準(zhǔn)確和穩(wěn)定的上電時(shí)序，對(duì)原上電時(shí)序模式進(jìn)行了改進(jìn)。CPLD用于控制著名電源的上電時(shí)序。在DC-DC線性調(diào)節(jié)器模塊中，“開/關(guān)”或“EN/SSN”引腳用于使能電源模塊的輸出。本文的設(shè)計(jì)是利用CPLD來控制這些使能引腳，從而達(dá)到精確控制電源上電時(shí)序的目的。

該設(shè)計(jì)采用可編程邏輯器件CPLD，具有很強(qiáng)的靈活性。用硬件描述語言編程。首先，禁止所有電源模塊輸出。利用中央處理器、可編程門陣列、數(shù)字信號(hào)處理器等器件的復(fù)位功能：通過對(duì)可編程邏輯器件的計(jì)數(shù)來控制使能信號(hào)的延時(shí)輸出，從而達(dá)到精確控制上電時(shí)序的目的。使能信號(hào)使電源模塊能夠輸出各種電壓并檢測(cè)各種電壓的輸出。當(dāng)電壓正確時(shí)，輸出電壓后時(shí)鐘信號(hào)使能，然后復(fù)位完成。當(dāng)電壓不正確時(shí)，報(bào)警復(fù)位和其他過程被觸發(fā)。

結(jié)束語

綜上所述，本文通過介紹一種基于CPLD的多電源上電時(shí)序控制的設(shè)計(jì)方案，并與用延時(shí)電路控制上電時(shí)序進(jìn)行了比較。基于可編程邏輯器件的上電時(shí)序控制比延時(shí)電路更可靠、更穩(wěn)定、更精確，因?yàn)榭删幊踢壿嬈骷梢造`活、準(zhǔn)確地編程實(shí)現(xiàn)計(jì)數(shù)延時(shí)，并且受環(huán)境影響相對(duì)較小。同時(shí)在多電源供電系統(tǒng)中上電時(shí)序的設(shè)計(jì)，本文闡述了明確的介紹，為多電源供電系統(tǒng)中上電時(shí)序的設(shè)計(jì)提出了自己的薄建。

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