多電源供電系統的上電時序設計

張妞

摘要：隨著高速數字信號的快速發展，上電時序對多核處理器和高速接口集成電源的設計變得越來越重要。嚴格的上電時序保證設備不會損壞，并進入良好的工作狀態。基于CPLD的多功率上電時序控制設計更加可靠、穩定和精確。

關鍵詞：多電源;供電系統;上電時序;設計

引言

隨著高速數字信號的快速發展，數字信號的處理方法越來越豐富。具有集成多核和高速接口的處理器為復雜嵌入式系統的設計提供了便利和靈活性。電源在整個設計中是不可缺少的。上電時序分步操作是打開各種集成電路模塊大門的最重要的事情。嚴格的上電時序確保設備不會損壞，并進入良好的工作狀態。然而，傳統的上電時序是由一個定時控制電路（延時電路）控制的，它容易受到外界環境，如溫度等因素的影響。基于CPLD控制的上電時序比延時電路更可靠、更穩定、更精確。

一、多電源的上電時序

在集成電路的設計中，整個系統或主板上有多個電源，如5V、3.3V、1.8V、1.5V、1.2V等。從開機上電到內核上電再到核心上電（中央處理器、現場可編程門陣列、數字信號處理器）輸入輸出上電，整個上電過程都有嚴格的時序控制，上電控制的時序就是上電時序。許多設備，如中央處理器、現場可編程門陣列和數字信號處理器，具有不同的電源電壓和不同的上電時序。對于同一器件，內核與I0之間的上電時序也有嚴格要求。混亂的通電時間會導致整個系統崩潰或設備損壞。嚴格的通電時間確保設備不會損壞并進入良好的工作狀態。

在傳統的上電定時控制中，采用延時電路進行控制。當設置延時電路時，數據手冊通常給出上電軟啟動計算公式。根據該公式確定通電時間，不同的電源模塊將有不同的計算公式。然而，延時電路的器件電容容易受到溫度的影響，使得上電時序不準確。

二、上電、掉電時序的有關問題及注意事項

（一）上電、掉電時序中出現的問題

為了保證芯片的可靠運行，應用處理器的通電和斷電通常遵循一定的時間順序。以i.MX6UL應用處理器為例，在設計中必須滿足芯片手冊的開機和關機時序，否則在使用產品時可能會出現以下情況。其一，上電階段的電流過大;其二，設備啟動異常。其三，最壞的情況會對處理器造成不可逆轉的損害。可以看出，通電和斷電定時在保證系統可靠運行方面起著重要作用。

（二）上電、掉電時序中的注意事項

（1）上電時序

1.VDD_SNVS_IN必須單獨或與VDD_HIGH_IN一起通電，之后其他電源才能通電。

2.如果VDD_ SNVS_因由紐扣電池供電，請確保在打開任何其他電源之前將其連接。

3.VDD高速應在VDD高速之前打開。

（2）掉電時序

1.VDD_SNVS_IN必須單獨或與VDD_HIGH_IN一起斷電，并且在此之前必須關閉所有其他電源。

2.如果VDD_ SNVS_因由紐扣電池供電，請務必在關閉任何其他電源后將其移除。

（3）基于CPLD基礎上的上電時序控制

為了實現更準確和穩定的上電時序，對原上電時序模式進行了改進。CPLD用于控制著名電源的上電時序。在DC-DC線性調節器模塊中，“開/關”或“EN/SSN”引腳用于使能電源模塊的輸出。本文的設計是利用CPLD來控制這些使能引腳，從而達到精確控制電源上電時序的目的。

該設計采用可編程邏輯器件CPLD，具有很強的靈活性。用硬件描述語言編程。首先，禁止所有電源模塊輸出。利用中央處理器、可編程門陣列、數字信號處理器等器件的復位功能：通過對可編程邏輯器件的計數來控制使能信號的延時輸出，從而達到精確控制上電時序的目的。使能信號使電源模塊能夠輸出各種電壓并檢測各種電壓的輸出。當電壓正確時，輸出電壓后時鐘信號使能，然后復位完成。當電壓不正確時，報警復位和其他過程被觸發。

結束語

綜上所述，本文通過介紹一種基于CPLD的多電源上電時序控制的設計方案，并與用延時電路控制上電時序進行了比較。基于可編程邏輯器件的上電時序控制比延時電路更可靠、更穩定、更精確，因為可編程邏輯器件可以靈活、準確地編程實現計數延時，并且受環境影響相對較小。同時在多電源供電系統中上電時序的設計，本文闡述了明確的介紹，為多電源供電系統中上電時序的設計提出了自己的薄建。

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