VDMOS器件參數及IDSS失效問題研究

李明 姚雪霞 曹婷 劉國梁

摘? 要：功率VDMOS就是垂直導電的雙擴散結構器件，功率VDMOS克服了其他MOS的各種缺點，是在功率集成工藝基礎上發展起來的新一代電子器件。IDSS是衡量VDMOS器件性能的一個重要參數，同時，影響VDMOS產品良率的各個參數，也是一個難以解決的問題。從VDMOS器件結構及工藝入手，對參數失效原因做了較全面的分析，總結了VDMOS器件參數失效的因素及對應的工藝控制難點。以供VDMOS工作者以及相關技術人員參考。

關鍵詞：VDMOS;IDSS;DS漏電;DS 短路

中圖分類號：TN386? ? ? 文獻標識碼：A 文章編號：2096-4706（2020）06-0027-04

Abstract：Power VDMOS is a vertically conductive double-diffusion structure device，which overcomes various shortcomings of other MOS and is a new generation of electronic devices developed on the basis of power integration technology. IDSS is an important parameter to measure the performance of VDMOS devices. Meanwhile，it is also a difficult problem to solve that various parameters affect the yield of VDMOS products. Starting from the structure and technology of VDMOS device，the cause of parameter failure is analyzed comprehensively，and the factors of parameter failure of VDMOS device and the corresponding process control difficulties are summarized. For reference of VDMOS workers and related technicians.

Keywords：VDMOS;IDSS;DS leakage;DS short

0? 引? 言

功率半導體器件VDMOS結構，即垂直雙擴散形成表面溝道的MOS。是多子主要電子參與器件，所以具有MOS功率器件的優點，比如：生產工藝簡單、開關速度快、容易實現短溝道、驅動功率小。VDMOS采用自對準工藝，降低生產工藝對準難度，并且元胞是并聯的，具有負的溫度系數，易實現大電流和更寬的安全工作區。同時，其工藝特點決定了它能方便地和其他類型的器件相集成，推動了電力電子技術的發展。

VDMOS的應用范圍涉及開關電源、汽車、通信、手機、電腦、工業、航天、辦公用品等，其應用非常廣泛。目前，全社會都在提倡節能降耗、綠色環保，功率MOSFET對節約能源、提高小功率裝置的效率和性能具有重要的意義。特別是在照明開關驅動方面，有巨大的市場。因VDOMS有開關速度快、功率低、開關損耗低等優點，對我國綠色照明工程有巨大的幫助。本文針對本公司VDMOS生產過程中VDMOS產品參數失效的問題的研究，特別IDSS失效問題進行多方面的研究。

1? VDMOS器件關鍵參數介紹

如圖1所示，VDMOS結構就是P型注入和N+注入后兩次擴散形成P型區和N+型區，在硅表面P型區和N+型區之間形成溝道，在柵極加壓后溝道開啟，電流在溝道內沿表面流動，然后垂直地被漏極收集，圖中S為源極，D為漏極，G為柵極。VDMOS的制造工藝過程中采用自對準雙擴散工藝，自對準因為不會產生跑偏問題，可以精確控制溝道長度、短溝道與穿通電壓的矛盾。VDMOS結構中，若溝道長度太短，當源漏電壓較大時，在達到結的雪崩擊穿電壓之前，源漏之間已經穿通，也就是源漏電壓未達到設計的擊穿電壓。若想獲得更高的擊穿電壓就必須加大源漏結間的距離，但這樣會使器件跨導變小，降低頻率特性。而采用雙擴散工藝可以克服這一矛盾，在N-外延層上進行P區和N+區雙重擴散，精確控制溝道長度、形狀。漏區與溝道之間存在著N-外延層，它使PN-結的耗盡區主要向N-區一側擴展，從而有效地阻止了穿通效應的發生。外延層厚度可做得足夠大，以達到擊穿電壓的要求。

VDMOS器件關鍵參數包括開啟電壓（VTH）、導通電阻（RDSON）、源漏擊穿電壓（BVDSS）、柵源漏電（IGSS）、源漏間漏電（IDSS）等。

開啟電壓：VDMOS的有源區在柵電壓的控制下，逐漸由耗盡變為反型，直至形成導電溝道。則當有源區達到表面反型形成溝道的最小柵源電壓，我們定義它為VDMOS開啟電壓，用VTH表示?？赡茉斐蒝DMOS開啟電壓用VTH超規格的原因：溝道區的摻雜濃度（P-BODY的注入劑量、驅入）、柵極氧化層的質量以及厚度。

導通電阻：每個VDMOS結構都可以說由八部分電阻組成（如圖2所示），也就是說電流由源極流向漏極需要經過這八部分電阻，分別為：源極接觸電阻（Rcs）;源區體電阻（Rbs）;溝道電阻（Rch）;積累層電阻（Ra）;結型場效應晶體管電阻（Rj）;外延層電阻（Re）;襯底電阻（Rbd）;漏極接觸電阻（Rcd）?？赡苡绊慥DMOS導通電阻的因素為源極接觸電阻，此區域為重摻雜，占導通電阻的比例很低，一般不會發生異常;溝道電阻，溝道長度（SRC/BODY的結深）的大/小，造成溝道電阻偏大/小;積累層電阻，積累層電阻占RDSON的比例很小，產生問題的可能性很小;外延層電阻，外延層的厚度/電阻率都直接影響到阻值;襯底電阻，襯底為重摻雜，電阻率比較低，但是襯底很厚，由襯底的厚度決定襯底電阻大小;漏極接觸電阻，主要是金屬和D極接觸的電阻，與背面金屬電阻和金屬和背面材料接觸合金有關。

源漏擊穿電壓：對于VDMOS這種結構，源漏擊穿電壓BVDSS規定為Vgs=0時在源漏間所加的最大反偏電壓，它表征了器件的耐壓的極限能力。反偏電壓的擊穿主要是以突變結PN-結的雪崩擊穿方式決定的，而且由于沒有少子貯存效應，不存在二次擊穿，因此簡化了對擊穿特性的研究?？赡苡绊懺绰舸╇妷阂蛩兀篜-BODY/N-EPI之間的結出現問題，漏電變大，擊穿電壓變低;P-BODY摻雜濃度/驅入異常;改變BODY注入劑量/驅入，可以最直接/有效地影響漏擊穿電壓;EPI缺陷;分壓環異常;表面缺陷，造成表面漏電。

柵源漏電（IGSS）：IGSS是指在指定的柵極電壓情況下流過柵極的漏電流。可能影響柵源漏電的因素：柵極氧化層質量;POLY層次的殘留;CONT的對偏，CONT對偏直接會造成G/S短路;S/G之間金屬殘留。

源漏間漏電（IDSS）：IDSS是指在當柵極電壓為零時，在指定的源漏電壓下的源漏之間的泄漏電流。既然泄漏電流隨著溫度的增加而增大，IDSS在室溫和高溫下都有規定。漏電流造成的功耗可以用IDSS乘以源漏之間的電壓計算，通常這部分功耗可以忽略不計。源漏間漏電IDSS是衡量VDMOS器件性能的一個非常重要的參數，一般VDMOS產品要求IDSS<100 nA，若IDSS偏大，輕則使功耗增大，器件壽命縮短，重則導致DS短路，器件功能不正常。同時，VDMOS器件失效項目中，IDSS也是非常難解決的問題。由此可見，對IDSS失效的控制對于VDMOS器件來說是非常重要的。

測試電路如圖3所示，GS短接接地，在DS間加設定正向（反向）偏壓VDS，測量DS間的電流為IDSS，一般IDSS測量規范小于100 nA。

2? IDSS失效原因分析

圖4為平面VDMOS器件的剖面結構。對于VDMOS器件來說，一個芯片可能由成千上萬如圖4所示的元胞構成，任何一個元胞源漏漏電偏大或者短接都會導致整個器件失效。IDSS失效一般都不會是短路，而是漏電偏大。短路的話，就直接是P-BODY/N-EPI的結擊穿了。

從剖面結構分析以及VDMOS器件特點可知，導致源漏漏電偏大甚至短接的主要原因有以下幾種：設計原因導致漏電偏大;工藝條件對源漏漏電的影響;在線生產過程沾污對源漏漏電的影響匯總。

2.1? 設計原因導致源漏漏電偏大

VDMOS器件20 V到1 200 V設計都有，不同電壓設計不同。設計主要是產品BV不夠導致源漏漏電偏大較多。

設計造成產品BV不夠導致源漏漏電偏大要有以下幾種：環區注入寬度不夠;環區離截止環多晶場板距離不夠;溝道太短，溝道設計太短會出現短溝道效應，導致源漏漏電偏大。

環區注入寬度不夠或環區離截止環多晶場板距離不夠會影響環區在高壓下耗盡寬度并影響耐壓，導致相應條件下測試漏電很大;1 000 V產品IDSS測試條件是偏壓VDS= 1 000 V，環區注入寬度和環區離截止環多晶場板距離對應的源漏擊穿電壓和IDSS測試結果如表1所示。

2.2? 工藝條件對源漏漏電的影響

工藝條件造成產品BV不夠或者飽和摻雜導致源漏漏電偏大主要有以下幾種：環區注入劑量;襯底EPI電阻和厚度。表2表示環區注入劑量與源漏擊穿電壓和IDSS的關系;襯底EPI電阻/厚度與源漏擊穿電壓和IDSS的關系如表3所示。

2.3? 在線生產過程沾污對源漏漏電的影響匯總

（1）VDMOS生產過程中要分開硼磷分開，避免沾污，特別是高溫爐管和爐前清洗必須分開。不然會存在互相沾污影響產品參數;比如硼1 150 ℃擴散時產品有磷沾污，會導致IDSS低良，如圖5所示，深色區域表示IDSS失效，BV擊穿會變軟擊穿，所以會導致IDSS測試不過。

（2）VDMOS生產過程中的光刻涂膠過程都會清洗背面，若背面有光刻膠殘留，等到下一步爐管高溫作業時會影響下一片的正面;這些沾污會導致IDSS漏電變大，如圖6所示，深色區域為IDSS失效，測試結果如表4所示。

（3）VDMOS生產過程中離不開CASSETTE，每一批WAFER都裝在CASSETTE，若CASSETTE與WAFER接觸位置比較臟，會沾污WAFER，導致WAFER接觸位置IDSS偏大，產品低良。如圖7所示，深色區域表示CASSETTE與WAFER接觸位置IDSS低良，測試結果如表5所示。

3? 結? 論

本文介紹VDMOS的結構、介紹制造過程中自對準雙擴散工藝，及此工藝的優點所在。讓大家能夠清晰地了解VDMOS的結構和自對準雙擴散工藝。還講解了VDMOS靜態參數，同時根據經驗總結出影響參數的相關因素，方便大家分析參數異常。最重點是根據實驗列出影響IDSS相關因素，方便為大家提供設計及生產過程中的VDMOS低良參數作為參考。

參考文獻：

[1] BALIGA B.J. The future of power semiconductor device technology [J].Proceedings of the IEEE，2001，89（6）：822-832.

[2] 陸寧.關于VDMOS柵源漏電問題的研究 [J].電子與封裝，2010，10（12）：27-31.

作者簡介：李明（1984-），男，蒙古族，內蒙古通遼人，工程師，多年從事半導體行業，熟悉VDMOD設計和生產工藝，畢業于遼寧大學電子科學與技術專業，本科，主要研究方向：半導體工藝流程設計、產品良率控制。