使用cadence快速設計PCB圖的方法

劉香 曾懷星 盧倫

摘要：利用Cadence Allegro SPB16.6介紹快速設計印刷電路板（以下簡稱PCB圖）的一些技巧。例如使用快捷鍵、調用Skill插件、設置約束規則概要、器件封裝數據庫、多種手工布局等設計方法來提高PCB設計效率。敘述了設計PCB圖時注意事項，如應用snap pick to功能，快速定位機械孔，放置安裝孔等。

關鍵詞：Cadence;快速;設計;PCB

中圖分類號：TP302.1 文獻標識碼：A

文章編號：1009-3044（2020）21-0078-03

開放科學（資源服務）標識碼（OSID）：

1 引言

Cadence是EDA工具中屬于高端的PCB設計軟件之一。Cadence在原理圖設計、PCB布局、布線、仿真、高速電路設計及EMI等方面有著絕對的優勢。從事電子行業特別是經常采用此軟件繪圖的人員如何快速、準確地掌握使用Cadence快速設計PCB圖的方法，是有一些技巧的。本文采用Cadence AllegroSPB16.6介紹快速繪制PCB圖的一些技巧和注意事項。

2 快速設計PCB圖的技巧

2.1 快捷鍵

熟練使用快捷鍵是快速設計PCB圖的有效方法之一。Ca-dence系統是一個開放的平臺，這對于采用此軟件繪圖的人員如何快速定義自己專用的且長期有效的快捷鍵是必要的。本文建議在本地環境變量文件中直接定義。找到安裝目錄下的本地的環境變量文件是evn文件（例如c：＼pcbevn），可以通過“寫字板”打開“env”文件對它進行編輯。alias命令可以在第二行開始寫（第一行是：source $TELENV），例如Allegro布線時常用的如下定義：

funckey l options acon_line_width 10（設置走線lOmil）

funckey 2 0ptions acon_line_width 20（設置走線20mil）

funckey 3 0ptions acon_line_width 30（設置走線30mil）

funckey 4 0ptions acon_line_width 4潑置走線4mil）

funckey 5 0ptions acon_line_width 5（設置走線5mil）

funckey+ subclass一十f切換層遞增）

funckey - subclass一（切換層遞減）

funckey m show measure（測量）

funckey a add connect（走線激活）

funckey e done（平滑走線）

布局時的以下幾個常用的shortkey：

alias Insert Define grid（i置柵格）

alias -E move（移動器件）

alias -R angle 90（器件旋轉90度）

alias -F mirror（器件放置Bottom面命令）

alias End redisplay（屏幕刷新）

alias Del Delete（刪除命令）

alias Home Zoom fit（全屏顯示）

2.2 Skill插件命令調用

Cadence公司還開發了自己的編程語言skill，并為其編寫了編譯器。由于skill語言提供編程接口，Cadence公司認為是類C語言風格，所有的Cadence工具都是用Skill語言編寫的。要快速設計PCB圖，提供設計Skill插件命令調用這里采用將載人語句寫入PCBENV目錄下的allegro.ilinit文件內來實現Alle-gro啟動時自動加載。

一般可以安裝工程師自己編譯的或者調用網上下載Skill。將Skill編好后，都帶有一個執行命令，當調用該命令時，不可能每次都手動輸入命令。最好的辦法就是將Skill命令加入Alle-gro菜單中。Allegro帶有一個菜單配置文件。可在安裝目錄下找到。比如我現在將Cadence安裝在D盤，那么就在以下目錄可加到菜單文件欄，詳見圖1。

Skill插件調用可以對Cadence設計工具進行許多功能的擴充，實現功能的定制，明顯地提高工程師的設計效率。

2.3 約束規則的設置概要

設計過程要了解某PCB圖用于何種場合，主要的功能，采用的核心芯片供應商和型號。目的是為了讓PCB設計工程師盡快了解項目的需求，例如：

1）板名和版本號

2）希望的PCB疊層數

3）板厚

4）介質材料

5）板面積長（ ）X寬（）mm（參考結構要素圖）

6）期望的最小布線線寬是（ ）mil

7）期望的最小布線間距是（ ）mil

8）期望的最小過孔是（ ）mil

根據PCB圖的基本參數迅速設置約束規則，點擊“Setup→Contraints→Constraints manager”[1]即可進入。

2.4 器件封裝數據庫

在Cadence的設計軟件Allegro中封裝數據庫主要有Pack-age Symbol， Mechanical Symbol， Format Symbol， Shape Symbol和Flash Symbol封裝類型，每種類型都有不同的用處。常用的是Package Symbol、Mechanical Symbol和Format Symbol。熟練掌握器件封裝設計可以提高設計進度、提高器件庫設計的可維護性。很多操作靈活運用，可以極大地提高PCB圖設計效率。下表1為簡單介紹封裝數據庫。

這時我們設計PCB圖時，將此所需的器件從封裝數據庫調出即可，這樣就節約時間。當然所有器件庫雖已經過反復審核校對，但在初次使用時仍須仔細核對datasheet以確保準確無誤，尤其是芯片庫。

2.5 快速多種手工布局

使用Cadence快速設計PCB圖的方法，布局是一個重要的環節。布局直接影響整個電路板的效果。布局也是設計電路板最花費精力的地方之一。那么就要求PCB圖工程師能迅速的掌握Allegro布局的技術。

1）Allegro與OrCAD如何交互布局

根據信號傳遞方向放置其他元件，Cadence中Allegro與OrCAD可以實現交互布局，在ORCAD里設置，打開options/pref-erences，在Miscellaneous條目下，勾選intertool commumcatIon下的Enable Intertool Commumcation

即可以根據原理圖信號流程實現PCB快速布局。

2）多種手工布局

Allegro Room布局;Allegro Page布局;Allegro模塊設計復用布局[2]。見表2所示。

一般布局推薦使用20MIL網格，可以參考硬件工程師提供的原理圖和大致的布局。根據頁碼、信號傳遞方向放置主芯片元器件，連線盡可能地短，關鍵信號線最短;一些元器件組成的功能模塊可以按Room布局，對于相同結構電路部分采取Mod-ules布局且盡可能采取對稱布局;布局注意分區，強弱信號、高電壓信號和弱電壓信號、模擬信號、數字信號要完全分開，高頻元件間隔要充分。在保證電路功能特性的情況下，盡量按照均勻分布、重心平衡、版面美觀的標準來優化布局。

2.6 布線

布線是PCB設計中最耗時的環節。布線需要遵循一定的規則，很多資料中都有提到[3]。不理想的布線會影響到電路功能的實現和電路板的性能。本研究利用Cadence中的Allegro如何快速PCB圖布線。大家都知道Allegro的約束規則非常強大，設計高速線、差分線及其他關鍵網絡等。隨話說磨刀不怕砍柴工，規則設置前要了解以下知識點，事半功倍。

1）本PCB圖的主要總線網絡，了解其頻率，是否有長度要求，誤差多少mil以內，是否要走蛇形線。

2）差分網絡以+/一或N/P作后綴，以利識別。差分阻抗（ ohm）要求是多少。

3）其他關鍵網絡，如模擬信號、復位信號等。

4）電源地樹狀圖，電源地網絡的特殊設計要求，如單點接地、靜電瀉放條、電源、地分割、挖空等要求。

3 設計PCB圖時的注意事項

1）設計非金屬化孔，可以在Pad Designer-parameter屬性中plating選Non-PLated，在Drill diamter輸入孔直徑;同時設頂層和底層設置regular pad，中間層以及阻焊層和加焊層都是null。注意：regular pad要比drill hole大一點。考慮加工誤差，一般來說，差值一般在4-20mil。

2）去偶電容布局時，盡量靠近芯片的VDD管腳，使VDD和GND之間形成的回路最短。當多個電容同時對一點濾波時，建議從小電容引出的線接到器件管腳。即靠近IC管腳的為最小的電容。

3）應用snap pick to功能，快速定位機械孔，放置安裝孔。move-選元器件中心一右鍵snap pick to-Are/Circle Center -點就中，準確無誤。

4）通常情況下的PCB電源的通流估算方法：外層銅厚10z時1A/mm線寬，內層0.5A/mm線寬，短線電流加倍，PCB銅箔的通流能力與它的寬度、厚度、溫度有關，在空間不足的情況下增加銅箔厚度可增加電源的通流能力[4]。說明：如0.502可以1mm通流lA的話，10Z則可以Imm通流2A。

5）接地設計是解決EMC問題最廉價又有效的方法，在PCB設計階段就應該充分考慮良好的接地方案[5]。

4 總結

快速設計PCB除了需要對所使用的軟件特別熟悉之外，還要涉及其他方面的知識。本文只是根據筆者多年的工作中的經驗積累，選擇了一些最常用的要點進行了歸納，冰凍三尺，非一日之寒，隨著實踐經驗的不斷積累和自我不斷學習，才能成為一名優秀的PCB設計師。

參考文獻：

[1]周潤景.Cadence PCB設計與制板[M].北京：電子工業出版社，2015.

[2]李美嫻，梁仕章，黃暉，等.基于Cadence的模塊化電路設計與應用研究[J].電子產品可靠性與環境試驗，2019（S1）：167-170.

[3]齊志強.高速PCB設計經驗與體會[J].電子設計工程，2011（16）：141-143.

[4]沖鋒，胡書通，李興文，等.PCB接觸通流能力分析及評估軟件開發研究[Jl，電器與能效管理技術，2014（16）：1-5.

[5]陳蘭兵.Cadence高速電路板設計Allegro SiUtiy SI/PI/EMl設計指南[M].北京：電子工業出版社，2014.

【通聯編輯：梁書】

作者簡介：劉香（1979-），女，江西樟樹人，助理工程師，本科，主要從事電子信息工程技術相關技術研究。