基于高速SerDes中非等值尾電流源技術的新型高線性度相位插值器設計

郭凱樂，王和明，劉 濤，陸德超

(空軍工程大學防空反導學院，西安, 710051)

高速串行接口(Serializer and Deserializer，SerDes)作為芯片間、背板間、機柜間和系統間的高速數據傳輸核心模塊，其性能已經成為制約現代電子信息系統發展的關鍵因素[1-2]。時鐘數據恢復電路(Clock and Data Recovery, CDR)作為高速串行接口中接收端同步數據的核心模塊，其恢復時鐘的抖動性能直接影響SerDes的誤碼率[3-4]。相比于模擬鎖相環型CDR，相位插值器(Phase Interpolator,PI)型CDR采用數字濾波器和數字碼實現時鐘相位控制，在芯片面積、功耗和工藝易移植方面有非常大的優勢，因此得到廣泛應用[5-7]。然而PI型CDR最大的挑戰是PI輸入控制碼和輸出相位關系的線性度，它的性能會直接影響CDR的恢復時鐘的抖動性能，進而影響誤碼率[8-9]。文獻[10]采用了傳統等值尾電流源陣列的相位插值器，其數學模型上固有的非線性因素導致相位插值器調節精度較低，恢復時鐘的抖動較大。為了解決該線性度問題，文獻[11]采用2個對稱的相位插值器，對其輸出進行平均來提升輸出相位的線性度，但雙相位插值器結構增加了電路的功耗、面積以及設計的復雜度。文獻[12]采用8個相位間隔為45°的時鐘，經4個相位選擇器后輸入2個相同的相位插值器，不僅結構復雜，且時鐘信號時序緊張，不適用于高速CDR。

本文設計了一種新型非等值電流源的相位插值器，在研究傳統相位插值器非線性產生機理的基礎上，根據相位插值器輸出時鐘相位與尾電流源權重的反函數關系，計算出尾電流源陣列中每個電流源的精確設計比例，有效提高了控制信號與輸出時鐘相位的線性度。該技術克服了傳統等值電流源相位插值器理論上固有的非線性因素，采用一個相位插值器，避免了雙插值器設計的高功耗結構，采用2對正交的差分信號，最大程度上緩解了時序緊張問題，是一種非常適合高速CDR的高線性度相位插值器。

1 非等值電流源相位插值型CDR接收機系統架構

圖1給出了本文設計的PI型CDR接收機系統架構。該CDR接收機采用1/4速率架構，主要包括相位插值器、采樣器和相位追蹤控制電路。為了降低系統功耗，CDR的高頻部分采用CML電路設計，相位追蹤控制電路采用標準的CMOS數字電路實現。該CDR的工作過程如下：本地時鐘經1/2分頻器后輸出I、Q 2路正交的差分信號IP、IN和QP、QN，經相位插值器插值后生成IP*、IN*和QP*、QN*，產生八相采樣時鐘，8個時域交織采樣器利用這八相1/4速率時鐘，對輸入的高速數據進行采樣，得到4路數據信息流和4路沿信息流。受到數字電路運行速度的限制，將這8路信息流經分接器降速，得到32路對齊的信息流[13]。通過鑒相，得到16個超前/滯后/保持信號，送入濾波器。將濾波器輸出的高7位通過編碼器產生相位控制碼，經相位插值器對應調整八相時鐘的采樣位置，使得數據采樣沿位于數據位的中間,保證最佳采樣[14]。

圖1 PI型CDR接收機系統架構

2 相位插值器的理論分析

2.1 相位插值器的原理

相位插值器是PI型CDR中的關鍵模塊，其輸入控制碼和輸出時鐘相位關系的線性度會直接影響CDR的動態特征，當輸入數據與本地時鐘存在頻率差時，會影響它的時鐘抖動[15-18]。因此，高線性度的相位插值器的設計是高性能PI型CDR的關鍵因素之一。

相位插值器最重要的特征是單調、線性的傳輸特性。從理論上講，相位插值器的輸出相位應與輸入控制碼呈一次線性函數關系：

φout=kPIn(0≤n≤N,0≤φout≤2π)

(1)

式中：kPI為相位插值器的增益；n為控制碼。式(1)表明，當n從0增加到N，輸出相位從0增加到2π，若kPI保持不變，則φout與n的關系曲線就是單調線性的。

由于2個非線性相關的向量可以張成整個平面，因此2個非線性相關的輸入時鐘信號c1和c2合成時鐘的相位就可遍歷0到2π。設c1=sin(ωt)，c2=sin(ωt+φd)，其中ω是輸入時鐘的角頻率，φd是輸入時鐘的相位差，c1的相位為0。c1和c2的權重系數分別為A1和A2。相位插值器通過輸入時鐘在不同權重下的線性組合來輸出不同相位的時鐘，從而實現相位插值的功能[7]。相位插值器的輸出信號可以表示為：

Vout=A1sin (ωt)+A2sin (ωt+φd)

(2)

將0到2π分為4個象限，每個象限關系等價，因此選擇第一象限進行分析，A1，A2滿足：A1+A2=1，0<(A1，A2)<1[15]。令a=A1+A2cosφd，b=A2sin (φd)，則式(2)可改為：

(3)

由式(3)可知輸出的相位和幅度是由A1、A2和φd決定的。其中：

(4)

(5)

文獻[19～22]表明，90°相位差可以實現PI復雜度和線性度的折中，因此取φd為π/2，則式(4)和式(5)可以改寫為：

(6)

(7)

由式(7)可知，PI輸出時鐘的相位是A1、A2的反三角函數。

2.2 傳統等值電流源型相位插值器

圖2為傳統等值電流源型相位插值器結構，輸入晶體管M1、M2、M3、M4的尺寸均相同，負載R1、R2相等，且等于R，輸入信號為2對正交的差分信號VIP、VQP、VIN、VQN，其相位分別為0°、90°、180°、270°。相位插值器對這2對時鐘進行相位插值，可得到相位介于二者之間的恢復時鐘[16]。通過改變這2個差動對的尾電流可以調整恢復時鐘的相位[17]。

圖2 傳統等值電流源型相位插值器結構

由圖2可得輸出電壓：

Vout=AvIVIP+AvQVQP

(8)

由半邊電路法可求得：

(9)

(10)

聯立式(7)(9)(10)可得：

(11)

式中相關參數符號定義見文獻[17]。

輸出相位如圖3所示。

圖3 輸出向量示意圖

由式(11)可知，φout大小僅由Q通路與I通路晶體管寬長比與電流之積平方根的比值決定，這樣輸出相位基本不隨溫度的變化而變化。這種結構的尾電流由16個等值電流源陣列組成，通過控制各支路尾電流源的比例來改變輸出信號的相位，每個電流源的電流大小為：

(12)

電流源采用長溝道器件，因此式(12)中由溝道調制效應引起的λVDS部分可忽略。因為電流源的源極直接接地，因此由源極和基底之間的電壓Vsb產生的體效應對VTH的影響也可忽略，而VGS由Vbias統一提供，因此式(12)中的(VGS-VTH)2部分相同。

根據上述分析可得：

(13)

把式(13)帶入式(11)可得：

(14)

式中相關符號定義見文獻[10]。

對于上述的等值電流源陣列型PI，Q路尾電流源權重系數AvQ與PI溫度控制碼n成線性關系(AvQ=n/16)。由式(14)可得傳統等值電流源陣列型PI、理想PI溫度控制碼n與輸出相位φout之間的關系見圖4。

圖4 PI線性度的MATLAB傳真結果

由于4個象限的結果一致[6-7]，因此這里只給出了第一象限中傳統等值電流源陣列型PI和理想PI的n與φout之間的MATLAB仿真曲線。從數值仿真結果可知，等值電流源結構PI的線性度與理想PI線性度仍然有較大程度的偏離,而非線性問題會惡化CDR恢復時鐘抖動性能，當時鐘速率提高后甚至會造成嚴重的誤碼，因此要對等值電流源PI進行線性度改進，使曲線趨近于理想直線。

3 基于非等值電流源陣列的高線性度相位插值器設計

3.1 非等值電流源補償算法

根據上述分析，對插值器的線性化改進的目的是使PI溫度控制碼n與輸出信號相位φout呈線性控制關系，n通過改變插值器的尾電流源的權重來調節相位。若將n與AvQ的函數關系用AvQ=g(n)表示，φout與AvQ的函數關系用φout=f(AvQ)表示，則φout與n的函數關系為：

φout=f[g(n)]

(15)

因此我們的目標是找出式(15)中使φout與n呈線性函數的AvQ=g(n)，并通過電路實現。因為n、AvQ、φout都是離散量，所以只要通過φout=f(AvQ)的反函數AvQ=f-1[φout]計算出0°到90°內均勻變化的16個φout值所對應的AvQ值，就可以反推出所需的非線性函數AvQ=g(n)[12]。具體實現時，保持總的尾電流源值不變，按照所得的AvQ=g(n)確定出16個電流源的具體值，便可確定電流源晶體管的尺寸。

由于Q路占總電流的比重系數為AvQ，I路占總電流的比重為AvI=1-AvQ，則式(14)改寫為：

(16)

其反函數為：

(17)

把φout從0°到90°分成16等分，讓φout與PI溫度控制碼成線性關系，可求得每個PI溫度控制碼對應的權重系數AvQ，如圖5所示。

圖5 PI溫度控制碼n與Q路尾電流源權重系數

3.2 非等值電流源陣列型高線性度PI電路設計

當φd=90°，N=16時，傳統等值電流源結構中，每個電流源電流的大小占總電流的比例相等，均為6.25%，按照本文的算法，在保持總的尾電流值不變的情況下，根據圖5計算出的權重系數，可得到每個電流源電流占總電流的比例關系以及晶體管的寬度尺寸見表1。

如圖6所示，本文設計的非等值電流源陣列型相位插值器由4個差分對組成。

R1、R2為負載電阻且阻值相等，每個差分對管下面是由16個開關控制的非等值并聯電流源，電流源尺寸參數按照表1設計。通過信號IG、QG、BIT 1～16控制電流源打開或關閉來確定相位插值后輸出時鐘的象限和相位。若將IP支路視為X軸的正半軸，則QP支路可視為Y軸的正半軸。同一時刻IP支路和IN支路、QP支路和QN支路均只有一個支路工作，選擇不同的支路，就可以輸出不同象限的相位，比如IN支路和QN支路工作，則相位插值器工作在第三象限，然后通過改變IP支路和QP支路的開關狀態，就可以改變輸出相位大小。在相位插值器工作過程中，同時只能有16個開關打開，這樣就可保障相位插值器的總電流在任何狀態都不會發生變化。

表1 電流源晶體管寬度取值

圖6 本文非等值電流源陣列型PI電路結構

4 后端仿真結果

本文采用CMOS 65 nm工藝進行了整體電路設計，工作電壓1.2 V，CDR芯片面積1.6×1.3 mm2，結構圖見圖7。

為了對比改進前后效果，在本地時鐘為5.5 GHz時對電路進行仿真。圖8(a)給出了采用傳統等值電流源陣列相位插值器輸出信號的眼圖，圖中每條曲線對應相位控制碼的輸出結果。輸出信號過直流點的時間間隔反映其相位調整的步長。由圖8(a)可知，改進前輸出信號過直流點最大時間間隔為4.709 ps，與理想特性的誤差為(4.709-2.84)/2.84=65.8%。

本文采用的非等值電流源陣列相位插值器仿真結果見圖8(b)。改進后輸出信號過直流點最大時間間隔為3.144 ps，與理想特性的誤差為(3.144-2.84)/2.84=10.7%，線性度提高了55.1%。

圖7 本文設計的接收機電路結構

圖8 改進前后PI輸出時鐘眼圖對比

圖9給出了改進前后PI的線性度曲線擬合對比。

圖9 PI線性度的電路后仿結果

輸出線性度決定相位插值器引入的額外抖動，是相位插值器的重要技術指標，主要通過微分非線性(Differential Non-Linearity，DNL)和積分非線性(Integral Non-Linearity，INL)來衡量。圖10為PI在不同工藝角下INL和DNL與控制碼的后仿曲線。由圖可知，本文設計PI的DNL絕對值最大不超過0.42 LSB,INL絕對值最大不超過0.87 LSB。而傳統PI的INL理論最大值為1.69 LSB[10]，因此，相比于傳統結構的PI，本文設計PI的線性度有了大幅提高。

圖10 不同工藝角下PI的INL和DNL

本文相位插值器的參數在表2中進行了匯總，并與相關參考文獻進行對比。

表2 相位插值器的性能對比

從表2中可以看出，采用本文設計的非等值電流源后，相位插值器的線性度得到了很大的提升。

考慮到版圖和制程中器件的匹配度，對改進后的相位插值器進行了蒙特卡洛仿真，對尾電流管的寬度、長度、柵氧層厚度和閾值電壓的失配度呈平均值為0、標準差為1的高斯分布時進行100次仿真，結果見圖11。從圖可以看出，相位插值器的控制碼和輸出相位能夠保持很好的線性度，消除器件不匹配的影響。

圖11 插值器線性度的蒙特卡洛仿真結果

為了進一步驗證該技術，本文對22 Gb/s的接收機進行了最大頻差的對比仿真驗證。根據CEI標準，收發機的最大頻差容限小于200 ppm，因此設定接收數據速率為22.004 4 Gb/s(與22 Gb/s數據頻差為+200 ppm)，本地時鐘速率為5.5 GHz，仿真結果見圖12，從圖中可以看出，改進前時鐘的抖動為8.9 ps，改進后時鐘抖動為6.9 ps，恢復時鐘的抖動性能提高了22.5%。

圖12 改進前后PI控制碼及恢復時鐘抖動對比

5 結語

本文設計了一種基于非等值電流源陣列技術的高線性度相位插值器。該技術在分析相位插值器輸入控制碼和輸出相位插值器產生非線性機理的基礎上，通過計算相位插值器輸出時鐘相位與尾電流源權重的反函數關系，精確設計了相位插值器中尾電流源陣列參數，實現了高速率下相位插值器的高線性度關系，有效提高了相位插值器的線性度。采用65 nm CMOS工藝設計了一款基于本文線性相位插值器的22 Gb/s SerDes接收機。仿真結果表明：傳統等值電流源結構相位插值器的最大相位誤差為65.8%，本文設計的線性相位插值器的最大相位誤差僅為10.7%，線性度提高了55.1%；CDR恢復出的時鐘抖動從8.9 ps降低到6.9 ps，抖動性能提高了22.5%。