一種基于雙核處理器波形記錄裝置的架構(gòu)設(shè)計(jì)

劉莉娜

摘 要：針對目前波形記錄裝置電路復(fù)雜、輸出方式單一等缺點(diǎn)，文中設(shè)計(jì)了一種基于雙核處理器通用波形記錄裝置的架構(gòu)。提供了采用TI的雙核處理器OMAPL138芯片、EPM1270T144I5N可編程邏輯器件芯片、LAN91C111芯片、NXP的SJA1000T芯片、AD7606BSTZ模數(shù)轉(zhuǎn)換器芯片以及ISO7841芯片和存儲(chǔ)芯片等構(gòu)成的實(shí)例電路。該設(shè)計(jì)為實(shí)現(xiàn)通用型波形記錄裝置的電路簡化、多樣化輸出、靈活存儲(chǔ)提供了很好的參考。

關(guān)鍵詞：雙核處理器;波形記錄;電路簡化;靈活存儲(chǔ);多樣化輸出;接口電路

中圖分類號：TP393;TG659文獻(xiàn)標(biāo)識碼：A文章編號：2095-1302（2020）10-00-03

0 引 言

波形記錄設(shè)備應(yīng)用廣泛，功能強(qiáng)大。隨著應(yīng)用領(lǐng)域的不斷拓展，業(yè)內(nèi)對波形記錄裝置的尺寸要求越來越小，輸出方式也要求靈活多樣，然而目前已有的波形記錄裝置體積較大、輸出方式也較為單一，因此設(shè)計(jì)一種波形記錄裝置能夠同時(shí)滿足便攜性和功能多樣性的要求已成為當(dāng)前亟待解決的技術(shù)問題之一。

針對這些需求，文中設(shè)計(jì)了一種采用雙核處理器的通用波形記錄裝置的電路架構(gòu)，該設(shè)計(jì)可以滿足波形記錄裝置的電路簡化、靈活存儲(chǔ)、多樣化輸出等要求[1-3]。

1 架構(gòu)基本設(shè)計(jì)

1.1 基本組成

波形記錄裝置架構(gòu)如圖1所示。從圖1可以看出，其主要由小系統(tǒng)模塊、通信模塊、電源模塊、存儲(chǔ)模塊、隔離模塊、模數(shù)轉(zhuǎn)換模塊組成。

1.2 詳細(xì)架構(gòu)

（1）小系統(tǒng)模塊是系統(tǒng)核心，其中處理器采用TI公司出品的OMAPL138雙核處理器，可編程邏輯芯片采用ALTERA公司出品的MAXⅡ系列CPLD產(chǎn)品。雙核處理器分工：DSP核對采集的各種波形信號進(jìn)行實(shí)時(shí)計(jì)算，ARM核將故障信息保存到存儲(chǔ)設(shè)備中，當(dāng)其連接上位機(jī)時(shí)，可通過網(wǎng)絡(luò)或CAN等通信方式將故障上傳給設(shè)計(jì)人員。小系統(tǒng)模塊主要包括時(shí)鐘電路、復(fù)位及電源監(jiān)視電路。

（2）通信模塊的以太網(wǎng)部分采用集成了CSMA/CD協(xié)議的媒體訪問控制層MAC和物理層PHY的LAN91C111芯片進(jìn)行設(shè)計(jì)，從而實(shí)現(xiàn)可自適應(yīng)工作于100/10 Mb/s和全雙工/半雙工的模式。同時(shí)，系統(tǒng)還選用了NXP的SJA1000T芯片以實(shí)現(xiàn)CAN通信的兼容設(shè)計(jì)，并保留了串口電路。

（3）電源模塊為所有其他各模塊供電，包括信號鏈輸入隔離所需的隔離電源，小系統(tǒng)內(nèi)部所需處理器電源等。電源模塊中還有儲(chǔ)能電路，一旦掉電也能在短時(shí)間內(nèi)支撐雙核處理器將波形寫入存儲(chǔ)設(shè)備，保證數(shù)據(jù)有效存儲(chǔ)。

（4）存儲(chǔ)模塊通過DDR2實(shí)現(xiàn)波形數(shù)據(jù)的緩沖，通過鐵電實(shí)現(xiàn)系統(tǒng)故障的事件記錄，通過NOR FLASH存儲(chǔ)處理器程序。波形數(shù)據(jù)的存儲(chǔ)通過大容量的NAND FLASH實(shí)現(xiàn)，但同時(shí)也支持SD卡存儲(chǔ)，具備USB接口，可實(shí)現(xiàn)數(shù)據(jù)的移動(dòng)存儲(chǔ)。

（5）隔離模塊采用ISO7841進(jìn)行設(shè)計(jì)，將模數(shù)轉(zhuǎn)換后的數(shù)字信號進(jìn)行隔離，有效保障小系統(tǒng)和存儲(chǔ)模塊的安全。

（6）模數(shù)轉(zhuǎn)換模塊共由多片ADC（AD7606BSTZ）組成。每個(gè)ADC有8個(gè)輸入范圍±10 V或±5 V可選的雙極性模擬通道，轉(zhuǎn)換精度為16 bit（20 V/65536或10 V/65536），8路A/D轉(zhuǎn)換通道相互獨(dú)立[4-6]，單通道的轉(zhuǎn)換速度為350 Kb/s，八通道全部運(yùn)行時(shí)轉(zhuǎn)換速度為100 Kb/s。

2 實(shí)例結(jié)構(gòu)設(shè)計(jì)

2.1 基本結(jié)構(gòu)

基于雙核處理器的波形記錄裝置電路結(jié)構(gòu)如圖2所示。

2.2 主要功能設(shè)計(jì)

2.2.1 雙核處理器及其接口

雙核處理器選用OMAPL138芯片，其內(nèi)部包含一個(gè)ARM9核（ARM9處理器）和一個(gè)浮點(diǎn)DSP核（DSP核），其中ARM9核具有系統(tǒng)的邏輯控制及數(shù)據(jù)管理功能，浮點(diǎn)DSP核具有數(shù)據(jù)計(jì)算功能。

雙核處理器包括一個(gè)聯(lián)合測試工作組（Joint Test Action Group，JTAG）接口，可進(jìn)一步通過外部存儲(chǔ)器接口（External Memory Interface，EMIF）連接NAND FLASH存儲(chǔ)器、控制器局域網(wǎng)絡(luò)（Controller Area Network，CAN）接口電路和數(shù)據(jù)采集模塊。

雙核處理器通過雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器（Double Data Rate，DDR）接口連接DDR2存儲(chǔ)器，通過I2C接口連接鐵電存儲(chǔ)器（Ferromagnetic Random Access Memory，F(xiàn)RAM），通過串行外設(shè)接口（Serial Peripheral Interface，SPI）連接NAND FLASH存儲(chǔ)器，通過多媒體卡（Multi-Media Card，MMC）/安全數(shù)碼卡（Secure Digital Memory Card，SD）接口連接SD存儲(chǔ)器，通過USB1.1接口連接通用串行總線（Universal Serial Bus，USB）存儲(chǔ)器[7-10]。

雙核處理器進(jìn)一步通過通用輸入/輸出（General Purpose Input Output，GPIO）接口連接數(shù)字邏輯模塊（CPLD），通過通用異步收發(fā)傳輸器（Universal Asynchronous Receiver/Transmitter，UART）接口連接串行接口電路，通過EMAC（以太網(wǎng)MAC）接口連接以太網(wǎng)接口電路。

（1）JTAG接口用于雙核處理器的底層程序下載和調(diào)試。

（2）EMIF接口的NAND FLASH存儲(chǔ)器用于存儲(chǔ)波形記錄數(shù)據(jù)。

（3）SPI接口的NAND FLASH存儲(chǔ)器用于存儲(chǔ)DSP和ARM的操作系統(tǒng)文件、應(yīng)用程序。

（4）DDR2存儲(chǔ)器用于運(yùn)行操作系統(tǒng)和應(yīng)用程序以及DSP實(shí)時(shí)數(shù)據(jù)的緩存。

（5）I2C接口的FRAM用于存取系統(tǒng)故障事件記錄。

（6）SD存儲(chǔ)器和USB存儲(chǔ)器用于實(shí)現(xiàn)波形數(shù)據(jù)的移動(dòng)存儲(chǔ)。

（7）雙核處理器通過其內(nèi)置的GPIO接口與數(shù)字邏輯模塊（CPLD）相連，實(shí)現(xiàn)雙核處理器控制數(shù)據(jù)和命令信息的交互。

（8）ARM核通過EMIF讀取采集轉(zhuǎn)換后的數(shù)據(jù)，同時(shí)ARM處理器和DSP處理器之間通過其內(nèi)部共享RAM單元交換數(shù)據(jù)，DSP處理器計(jì)算數(shù)據(jù)后將其送至ARM處理器管理，ARM處理器通過UART和EMAC接口將數(shù)據(jù)上傳至上位機(jī)。

2.2.2 數(shù)字邏輯模塊（CPLD）

數(shù)字邏輯模塊采用ALTERA的EPM1270T144I5N可編程邏輯器件芯片實(shí)現(xiàn)波形記錄裝置其他器件的時(shí)序邏輯控制。數(shù)字邏輯模塊接收來自外部的控制指令，并將這些指令綜合邏輯處理后，通過GPIO接口送至雙核處理器。

2.2.3 存儲(chǔ)模塊

（1）NAND FLASH存儲(chǔ)器用于存儲(chǔ)波形記錄數(shù)據(jù)，以及DSP處理器和所述ARM處理器操作系統(tǒng)文件、應(yīng)用程序。

（2）DDR2存儲(chǔ)器用于運(yùn)行操作系統(tǒng)和應(yīng)用程序，以及所述DSP處理器實(shí)時(shí)數(shù)據(jù)緩存。

（3）FRAM存儲(chǔ)器用于存儲(chǔ)波形記錄裝置故障事件記錄。

（4）SD存儲(chǔ)器和USB存儲(chǔ)器用于實(shí)現(xiàn)波形數(shù)據(jù)移動(dòng)存儲(chǔ)。

2.2.4 時(shí)鐘及監(jiān)視模塊

時(shí)鐘及監(jiān)視模塊包括兩個(gè)有源晶體電路，分別為雙核處理器和數(shù)字邏輯模塊提供時(shí)鐘信號，滿足其運(yùn)行需要。同時(shí)還為雙核處理器提供復(fù)位操作，保證波形記錄裝置上電期間為其提供500 ms的持續(xù)復(fù)位，使波形記錄裝置正常、穩(wěn)定地進(jìn)入工作狀態(tài)。時(shí)鐘及監(jiān)視模塊實(shí)時(shí)監(jiān)控5 V，3.3 V，15 V電源，在波形記錄裝置電源瞬間掉電的情況下，對裝置進(jìn)行保護(hù)。另外，數(shù)字邏輯模塊需要為時(shí)鐘及監(jiān)視單元提供喂狗信號，如果時(shí)鐘及監(jiān)視模塊的看門狗1.6 s收不到喂狗信號，則認(rèn)為雙核處理器死機(jī)，對裝置進(jìn)行保護(hù)性封鎖，保證波形記錄裝置可靠運(yùn)行。

2.2.5 通信模塊

通信模塊包括串行接口電路、以太網(wǎng)接口電路和CAN接口電路，外部上位機(jī)通過串行接口電路、以太網(wǎng)接口電路和CAN接口電路實(shí)現(xiàn)波形記錄裝置的運(yùn)行監(jiān)控、故障記錄和程序下載。其中，上位機(jī)可以通過以太網(wǎng)接口或CAN接口進(jìn)行運(yùn)行監(jiān)控、故障記錄、程序下載等。

以太網(wǎng)接口部分采用集成了載波監(jiān)聽多點(diǎn)接入/碰撞檢測（Carrier Sense Multiple Access with Collision Detection，CSMA/CD）協(xié)議的媒體訪問控制層（Media Access Control，MAC）和物理層PHY的LAN91C111芯片進(jìn)行設(shè)計(jì)，從而使接口滿足可自適應(yīng)工作于100/10 Mb/s和全雙工/半雙工模式的需求。同時(shí)，通信模塊采用NXP的SJA1000T芯片實(shí)現(xiàn)CAN接口通信設(shè)計(jì)，并保留了串行接口電路。

2.2.6 數(shù)據(jù)采集模塊

數(shù)據(jù)采集模塊主要包括模擬量數(shù)據(jù)采集和模擬數(shù)字轉(zhuǎn)換，其中模擬量采集通過使用運(yùn)放搭建比例縮放電路將需要采集的電壓值傳送至模擬數(shù)字轉(zhuǎn)換器。模擬數(shù)字轉(zhuǎn)換器將接收的電壓值轉(zhuǎn)換為16位數(shù)字信號，并送至雙核處理器。模擬數(shù)字轉(zhuǎn)換電路由多片ADC（模數(shù)轉(zhuǎn)換器，AD7606BSTZ）組成，每個(gè)AD7606BSTZ有8個(gè)輸入范圍±10 V或±5 V可選的雙極性模擬通道，轉(zhuǎn)換精度為16 bit（20 V/65536或10 V/65536）。

2.2.7 電源變換模塊

電源變換模塊包括濾波電路、儲(chǔ)能電路、電源變換。24 V電源經(jīng)過濾波電路處理后進(jìn)入儲(chǔ)能電路儲(chǔ)能，一旦掉電，支撐波形記錄裝置電路板在一段時(shí)間內(nèi)進(jìn)行相關(guān)操作。儲(chǔ)能電路輸出24 V直流電壓至電源變換單元，將24 V直流電壓轉(zhuǎn)換為±15 V和5 V直流電壓。5 V直流電壓再經(jīng)過電源變換單元轉(zhuǎn)換為1.2 V，3.3 V，1.8 V直流電壓。電源變換單元為控制器提供電源，輸出電壓固定為1.2 V，3.3 V，1.8 V的DC/DC轉(zhuǎn)換芯片為雙核處理器、數(shù)字邏輯模塊（CPLD）和一些外圍芯片供電。

3 結(jié) 語

文中設(shè)計(jì)的裝置邏輯控制由多核處理器中的ARM核完成，波形計(jì)算由DSP核完成，任務(wù)分工明晰;支持?jǐn)?shù)據(jù)移動(dòng)存儲(chǔ)，數(shù)據(jù)存儲(chǔ)管理方式靈活;能兼容記錄±10 V，±5 V模擬信號，通用性強(qiáng);支持以太網(wǎng)、CAN、串口等多種方式通信，接口豐富。

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