數字集成電路設計方法的論述

朱亞峰 池斌 畢建華 金哲

摘要：集成電路設計隨著科技的快速發展變得更加復雜，這也就導致門級電路描述難以理解和管理缺點變得更加突出，因此，利用抽象方法對電路進行設計成為了必要。下面，針對數字集成電路設計方法進行全面分析，對下一步電路系統分析研究工作提供必要的技術支撐。

關鍵詞：數字集成電路;數字系統;設計方案;同步設計

中圖分類號：TN431 文獻標識碼：A 文章編號：1007-9416（2020）09-0099-02

科技的飛速發展數字電路設計取得了的顯著進步，數字集成電路的復雜化，使整個設計的變得更加復雜，此時，采取自動化方式完成相應的設計是必要的。從目前數字集成電路的整體設計情況來看，常用的設計方法有同步和異步兩種。

1 同步與異步設計

同步與異步設計是現代數字集成電路設計中常用的兩種設計方案，而從現段的市場中的多數產品情況來看，多數產品在實際設計期間采用的都為同步設計方案，對這一原因進行分析可以發現，采取同步設計時，主要元器件為觸發器，而其經過一段時間的發展，其已經十分成熟，因此，應用起來更加方便合理[1]。但是，需要相關研究人員注意的是，隨著人們需求的改變，異步設計經過一段時間的發展，其也變得更加成熟，其逐漸進入到了人們的視野中，在數字集成電路設計期間，要依據具體情況，采取一種合理方法進行設計，確保最終設計的數字集成電路性能可以滿足應用需求[2]。

2 設計數字集成電路流程

數字集成電路經過一段時間發展，其形成了一套相對完整體系，主要包括的內容體現在以下幾個方面：（1）系統架構。這是設計的基礎內容，并且也是實際設計期間的一項重要內容，只有一個良好的系統架構，才能確保設計的合理性和方便性，在系統架構設計時，要劃分模塊，而且也要定義接口。（2）RTL（寄存器轉換級電路）。RTL設計是數字集成電路設計的中的核心，在該階段，要通過語言完成對電路情況的合理描述[3]。（3）綜合優化。通過綜合優化方式，將RTL合理的轉變為與之相對應的應硬件電路，該環節通常都要與工藝產商進行合作，最終構建出一個的能夠滿足應用規定電路。（4）布局布線。與模擬電路相比數字電路的布局布線更加簡單，這主要是因為許多芯片生成后，芯片的生成廠家都會對給出相應的基準單元庫，再對EDA軟件進行應用，然后通過自動方式，完成對布局布線。（5）設計版圖。該環節就是完成布局線設計后，全面結合基準單元形成的版圖，經過相應的驗證后，將設計版圖交給工廠，由工廠完成對芯片的制造。

3 數字集成電路設計

從目前數字集成電路設計的情況來看，同步設計得到了人們的青睞，因此，下面針對同步設計方法進行分析。

3.1 同步電路應用優勢

同步電路在實際應用期間的優勢主要體現在以下幾個方面：（1）同步電路在實際應用過程中可以確保每個存儲單元都能夠保持相同的初始狀態，而且只會在時鐘沿來臨之時，才會使存儲單元在應用期間的狀態發生改變，這也就使電路在運行過程中安全性和穩定性，從而避免由于溫度的等原因對電路的性能造成不良影響，導致其作用無法得到合理發揮[4]。（2）同步電路在運行期間，容易實現流水線，這對于提升芯片效率來說意義重大。

3.2 數字集成電路中觸發器

同步電路有許多不同元件共同構成，觸發器是數字集成電路中的一項基礎單元。這對數字集成電路中的觸發器來說，其中一項最關鍵的特點就是只有時鐘沿來臨時，電路中的觸發器的狀態才會發生轉變，進而完成對數據端各項數據內容的存儲。若始終未達到，此時，觸發器在運行期間并不會發生相應的動作，這也是同步電路在具體運行期間能夠保持穩定，避免同步電路受其他因素影響，導致同步電路出現異常現象。針對采用的觸發器的具體構成，搭建可以利用MOS管實現，同時，也可以通過對簡單的邏輯器件進行應用，構建邏輯器件。

3.3 RTL級描述

3.3.1 可綜合

modelsim是現階段設計人員常用的一種編譯仿真工具，該軟件不僅應用簡單，而且其功能也十分強大。而且該軟件針對Verilog HDL具有很強的容錯能力，而且無法區分RTL級描述和行為級描述，這體現了該軟件在應用過程中的強度，這并非設計人員期望的。因此，在TRL級描述時，作為設計人員對可以被綜合的各項指令進行明確，以及不同指令能夠被綜合成何種類型的電路[5]。例如，系統中一些指令是無法被綜合的，而initial初始化指令也是無法被的綜合的，在設計同步電路器件，要避免采用鎖存器等，同時，在具體設計期間，設計人員要注重RTL級描述，各項描述都必須嚴格依據規范進行。

3.3.2 功能必須完備

仿真驗證RTL代碼時，可能會因為測試向量不完善，從而導致其功能存在缺失，而從實際情況來看，這種設計缺陷難以被發現。雖然從以往的設計經驗來看，測試向量無法完備，但是，可以采取合理措施避免出現類似問題，具體措施如下：（1）規劃系統期間，要采取科學方式對模塊進行劃分，對于模塊的劃分要盡量依據功能進行，而且要對每個子系統功能進行詳細規劃，而在開展RTL級描述時，必須嚴格依據相應規定，完成相應設計。（2）測量向量無法完備，在實際設計期間，要對可能出現的各種情況進行驗證，主要驗證各種錯誤情況和正確情況，對是否會生成預期結果進行精準判斷，雖然采取用這種方式不能實現100%覆蓋，但是，增加測試量，也可以增加發現各項漏洞的幾率。（3）合理應用成熟組件，通過配合方式完成相應的驗證。例如，在進行2C slave設計時，RTL描述后，將其載入到FPGA中，然后與ARM等各種不同類型的硬件中的I2Cmaster級聯，經過這一方式處理，可以發現設計中存在的各項漏洞，提高設計的合理性。

3.4 合理應用Design Compiler（DC）和SOC Encounter（SE）

合理應用DC進行綜合優化，這是數字集成電路設計前端，在設計時，要盡量優化，但是，從實際情況來看，避免不了會出現一些違例路徑，針對這一現象，要利用人工的方式返回RTL級，適當修改后，再綜合，多次循環完成優化。

采用SE進行布局布線，同步數字集成線路設計后端包括布局布線、驗證時序等多個環節。同時，數字集成電路布局與模擬電路相比，前者更簡單，特別是合理應用一些軟件后，能夠大幅度降低作業人員壓力，進而提高作業效率，節省作業時間。

4 結語

數字集成電路設計是一項復雜作業，對于技術對要求很高，實際設計過程中要不斷對設計方法進行研究，進而確保最終設計的合理性。

參考文獻

[1] 吳漢明，史強，陳春章.集成電路設計中IP技術及其產業發展特點[J].微納電子與智能制造，2019（1）：20-28.

[2] 馬奎.集成電路的計算機輔助設計教學方法改革探索[J].教育教學論壇，2020（12）：125-127.

[3] 王肖巍.FPGA硬核處理器系統的數字化集成電路設計[J].科技風，2019（26）：133.

[4] 程長虹，孫杰，胡少堅.集成電路工藝設計包PDK自動化驗證與界面化的實現方法[J].集成電路應用，2019，36（8）：17-19.

[5] 程長虹，孫杰，胡少堅.集成電路的版圖比對電路LVS系統化自動驗證方法研究[J].集成電路應用，2019，36（8）：25-27.