半導體器件與集成電路的ESD防護技術研究與實現

吳貴陽

摘要：本次研究對半導體器件模式、主要測試方法加以芻議，對半導體器件、集成電路ESD防護技術的實現對策進行探討，旨在為實現半導體器件、集成電路ESD防護技術實現奠定堅實基礎。

關鍵詞：半導體器件;集成電路;ESD防護技術

當前，半導體器件趨于輕薄化的方向發展，所以對于電子元器件的要求不斷提高，采用智能終端半導體器件，直接關系到整個系統運行效果、安全，因而需要合理運用半導體器件、集成電路ESD防護技術處理。

一、半導體器件模式、主要測試方法芻議

（一）ESD基本模式

對不同條件ESD事件評估，將ESD事件劃分成人體放電、機器放電、充電器件和電場感應幾個模式。（1）人體放電模式HBM為帶電人體于接地器件靜電放電的模式，可在描述人體不同原因累積靜電電荷后，人體會在和半導體器件接觸的過程，致使所帶靜電電荷通過器件某引腳進到器件的內部。在此之后，通過接地引腳流出，為人體模式放電的基本過程。人體放電模型靜電放電時間比較短，會在短時間內釋放較大電流，如此一來過大電流會將器件內部半導體芯片燒毀。如果為民用器件靜電等級最大電流為1.25A，當前比較常用人體放電模式，可以應用100pF電容、1.5KΩ電阻，模擬人體器件放電等效電容、電阻情況[1]。（2）電場感應模式FIM、充電器件模式，能模擬器件內部積累電荷向外放電，該種模式能夠很好的模擬器件帶電原因，在器件通過電場的過程內部，經不同原因感應電荷，部分正電荷/負電荷經引腳釋放，器件離開電場后電荷能夠保留在器件的內部，保持帶電狀態的同時器件、地間形成通路，此時電荷則會通過引腳所釋放。

（二）ESD主要測試方法

為促使出廠半導體器件具備抗靜電方面能力，器件在進入市場前需進行ESD測試，應用器件因靜電放電帶電荷類型為正電荷/負電荷，因而無法保證沖擊方向的一致性，建議在器件靜電測試的過程對所有引出端口，作以各個方向靜電沖擊方面測試，（1）器件整體測試法，屬于傳統器件ESD能力評估的手段，器件靜電測試前應對器件引出端口分組，器件全部輸入/輸出I/O端口為一組、器件電源端一組、器件接地端一組。分組后結合器件相關參數特性測試所有端口，部分器件測試端口I-V特性即可，同時做好器件ESD測試數據記錄工作[2]。在此之后，對所有端口正反方向靜電沖擊數次、端口參數測試，明確相關器件參數有無變化。需要注意事項：器件屬于整體若任何一個端口靜電沖擊未成功，均無法確保器件的功能。（2）器件單元測試法，可對ESD器件二次電流特性評估，客觀評判器件保護結構ESD能力。借助TLP測試方法的作用，能夠減少ESD設計驗證的時間，使用脈沖寬度50～200納秒短脈沖，對靜電保護結構I-V測試，該種方法應用阻抗恒定傳輸線、傳輸幅度恒定方波信號，輸入器件端口中并對器件I-V特性監測。因I-V特性曲線可檢出器件觸發電壓、電流，所以能對器件關鍵參數監測，并對器件制造工藝、抗靜電保護結構設計開發等加以指導。這種方法為在晶圓片上施行，不需對器件封裝后ESD性能評估，就可以在開發階段較短時間內完成測試，如此一來利于減少器件開發的時間，不足：TLP測試結果無法準確反映器件抗靜電方面能力，需實行封裝處理后測試，以此提高測試結果的準確性。

二、半導體器件、集成電路ESD防護技術的實現對策探討

（一）ESD防護現狀研究

靜電放電，應對半導體器件危害認識后，加強對器件靜電保護的研究，發現靜電保護、半導體工藝技術發展聯系緊密，半導體技術可朝著摩爾定律極限的方向發展，對相應工藝ESD保護結構提出了明確要求。與此同時，應用以往容易加工產品因場合變化、要求提高，所以對于產品抗靜電能力的要求越來越多，為更好的適應則應對國內、外半導體生產廠家、科研院所半導體ESD加以研究。

（二）ESD防護要點

首先，器件抗靜電能力無法達到相關標準，應在基礎上增加靜電保護模塊，提供ESD電路通路，防止ESD放電的過程電流進到器件/被保護電路內部，可在器件I/O端口設置到電源/地的電流通道，使得電流通過這一通道流出，避免進到器件內部。器件I/O端口前布設低電壓箝位器，靜電脈沖高電壓進到器件間會受到一定限制，無法規避發生保護器件內部結構受到高電壓沖擊影響的情況。ESD保護模塊應對器件內部結構加以保護，能夠有效避免受到ESD沖擊。二極管因結構簡單、參數易于控制，因此在ESD防護中被廣泛應用，正反向特性有所差異，在ESD防護中的作用比較同樣存在一定區別，二極管正向導通電壓0.7V，若為肖特基二極管約為0.3V，正向導通到導通電壓比較低，同時低暗流承受能力較強，故此保護結構中多會使用正向二極管結構對單元加以保護[3]。為實現合理箝位電壓的效果，建議將數個正向二極管串聯，電壓值為二極管正向電壓相加總和。和正向二極管低導通電壓、大電流能力進行比較，二極管反向擊穿電壓非常高，多在8V左右且反向承受電流比較小。其次，雙極型器件可靠性設計的過程，ESD保護能使用Vces箝位，這一結構應用的為NPN集電結穿箝位正向ESD瞬變ESD電路，結構擊穿電壓的同時能承受2kV HBM、200V MM ESD沖擊，雙極器件發射區面積能實行保護，便于提供更高級別的保護，過大版圖面積則易引入電容，對器件構成不利的影響，因而在控制發射區面積時需確保器件ESD保護方面的能力。

結語：

半導體器件制造、測試、封裝等，均直接關系到電子產品的整體質量，當前靜電放電得到社會各界所關注，為確保器件的可靠性需對半導體器件、集成電路ESD防護技術深入研究。

參考文獻

[1]山東電子信息行業綜合服務平臺."芯思維—新動能"發展論壇暨山東電子學會半導體器件與集成電路專委會換屆會議成功舉辦[J].信息技術與信息化，2018，000（008）：1-2.

[2]蘇慶，苗彬彬.LDMOS器件ESD保護能力的一種優化結構[J].集成電路應用，2018，035（008）：41-44.

[3]肖家木，喬明，齊釗，etal.用于高壓ESD防護的高維持電流SCR器件[J].電子與封裝，2019，019（005）：45-48.