鐵電存儲器的故障模型和March C-1T1C測試

魏蓬博

摘 要：鐵電存儲器讀寫時間短、功耗低、可重復擦除性好，因此，在航天航空、軍事和公共交通等領域得到了越來越廣泛的應用。一個晶體管和一個電容（1T1C）單元結構是常見的鐵電存儲器存儲單元。本文對1T1C鐵電存儲陣列提出了幾種基于電氣缺陷的故障模型，包括晶體管常開、常關、開路和橋接故障。與現有的存儲器故障相比，發現了兩個新的故障，即寫入故障（WDF）和動態寫入故障（dWDF）。此外，還提出了一種改進的March C-1T1C測試，可以有效覆蓋現有的故障和新發現的故障。

關鍵詞：鐵電存儲器;存儲故障;March C測試;Hspice仿真

中圖分類號：TP333文獻標識碼：A文章編號：1003-5168（2020）28-0005-04

Failure Model and March C-1T1C Testing of Ferroelectric Memory

WEI Pengbo

（School of Mechanicl and Electrical Engineering， Xichang University，Xichang Sichuan 615013）

Abstract： Ferroelectric memory has gained more and more electric researchers' favor with the advantages of short time of reading and writing， low power consumption， and good repeatable erasability. A transistor and a capacitor （1T1C） cell structure are common ferroelectric memory cells. In this paper， we presented several fault models based on electrical defects for 1T1C ferroelectric memory arrays， such as transistor stuck-open and stuck-on faults. Two new faults， write fault （WDF） and dynamic write fault （dWDF） were found compared to existing memory faults. In addition， an improved March C-1T1C test was also proposed to provide good coverage of both existing and newly discovered failures.

Keywords： ferroelectric memory;storage failure;March C test;Hspice simulation

1 研究背景

鐵電隨機存儲器能滿足電子設備小型化、低功耗和長壽命的空間應用要求[1]，有著良好的空間應用潛力。空間環境中存在宇宙射線和帶電粒子，電子設備要求具有良好的耐輻射性能。大量實驗表明，鐵電材料對輻射有很高的耐受性[2]。

鐵電存儲器存儲數據的功能主要是由鐵電薄膜材料為介質的鐵電電容實現的。當外加電場加到鐵電晶體時，晶體中的中心原子會順著電場的方向發生移動。當移動的原子通過一個能量壁壘，會引起電荷的擊穿。鐵電材料的極化特性會隨著這個外加電場發生改變，當這個電場去掉以后，數據信息就保存在鐵電晶體中。在沒有外加電場的情況下，極化特性會呈現出兩種穩定狀態[3]。

本文研究了4種電氣缺陷引起的鐵電存儲器的故障模型及相鄰單元之間的橋接缺陷。此外，研究者還提出了一種測試算法來覆蓋定義的故障。

2 1T1C鐵電存儲器單元

1T1C鐵電存儲器的電路由1個存取晶體管和1個鐵電電容（1T1C）構成，如圖1所示。該結構的鐵電電容[Cf]的一端通過存取MOS管連接位線（Bit Line，BL），另一端連接驅動線（Power Line，PL），MOS管的開斷通過字線（Word Line，WL）控制，[Cbl]是位線BL上的寄生電容。

圖2為鐵電存儲器1T1C故障模型，其中ATon和ATopen表示存取晶體管固定導通和固定關閉的缺陷。此外，Ro1、Ro2和Ro3表示1T1C單元內可能存在開路缺陷。由于鐵電存儲器存儲密度很高，因此需要考慮相鄰1T1C單元之間的橋接缺陷。圖3所示的是鐵電存儲器2×2 1T1C結構陣列用于缺陷分析。

通過注入以下的電氣缺陷來分析鐵電存儲器的存儲單元可能出現的故障行為：①晶體管恒定導通，即無論柵極電壓如何，晶體管始終處于導通狀態;②晶體管恒定關閉，即無論柵極電壓如何，晶體管始終處于關閉狀態;③開路缺陷，連接線內出現冗余的電阻;④橋接缺陷，兩條信號線之間出現冗余電阻。

3 故障模型仿真

3.1 晶體管正常工作

在仿真具有缺陷注入的鐵電存儲器之前，須驗證鐵電存儲器2×2 1T1C結構陣列的正確性。圖4是本次仿真模型，包括2×2的1T1C結構陣列、地址譯碼和控制譯碼。其外圍電路的設計參考Sheu等報道隨機存儲器的外圍電路[4]。圖5（a）顯示了鐵電存儲器執行w1r1和w0r0操作序列時的無缺陷模擬波形。PRE信號用于打開鐵電存儲器，若PRE=1，則可執行讀/寫操作。若WR=1，則執行寫操作，并將Din的數據寫入尋址單元;若WR=0，則執行讀操作，并將存儲在尋址單元中的數據讀出到Dout。

3.2 晶體管恒定關閉

仿真過程中，通過不同缺陷注入的仿真來對不同缺陷進行分析。設定開路缺陷和橋路缺陷的電阻在0到∞區間。此外，每次只注入一個缺陷，然后執行電路仿真。若1T1C單元的晶體管恒定關閉，假設1T1C單元中晶體管的等效電阻為RAT，則RAT=∞。因此，從理論分析可知，無論寫入數據如何，等效電阻將為∞，讀取數據將恒為邏輯1。圖5（b）顯示了在w0r0操作下1T1C單元有晶體管恒定關閉且初始狀態為邏輯1時的波形，驗證了理論分析的正確。因此，晶體管的缺陷會導致固定1故障即SAF（1）故障。

3.3 開路缺陷

如圖2所示，若開路缺陷位于BL和PL之間，如Ro1或Ro2，則1T1C單元的等效電阻增加，這會導致電容兩端的電壓降低。若電容兩端的電壓小于晶體管閾值電壓[Vth]，則該單元不能被編程。因此，電容的電壓值取決于晶體管的初始狀態。當單元中的開路缺陷Ro1或Ro2電阻很大時，開路缺陷將導致SAF（1）故障，而不管電容的初始狀態如何。相反，若單元中的開路缺陷Ro1或Ro2的電阻不大，則開路缺陷可能導致SAF（1）故障或導致固定0故障[SAF（0）故障]、翻轉0故障[TF（↑/0）故障]或未知讀取故障（URF）[5]。

3.4 晶體管恒定導通和橋接缺陷

晶體管卡住和橋接缺陷可能導致單單元故障或雙單元故障。對于雙單元故障，一個單元是入侵單元，另一個單元是受害單元，入侵單元影響受害單元的狀態。

為分析缺陷導致的雙單元故障，入侵單元和受害單元的狀態如下所示：Sa={0，1，0w1，1w0，0r0，1r1};Sv={0，1}。其中，Sa和Sv分別表示入侵單元和受害單元的狀態;0和1表示當前狀態值;w/r表示讀/寫操作;1w0即表示當前狀態是1寫入0[6]。通過Hspice仿真，注入可能的橋接缺陷和晶體管恒定導通。

以橋接缺陷（RB4）為例，若晶體管恒定導通缺陷（ATon缺陷）被注入單元C（0，0）中，圖6（a） 顯示了如果入侵單元C（1，0）執行寫1寫0（w1w0）序列，且受害單元C（0，0）具有初始狀態1，這兩個缺陷的仿真結果。注入ATon缺陷C（0，0）恒為邏輯0。原因是當C（1，0）執行寫0（w0）操作時，因ATon缺陷，C（0，0）也被寫入;所以，在入侵單元中執行的寫入操作，受害單元的狀態受到干擾，由此，我們認為這兩個單元具有寫入故障（WDF）。但是，如果注入RB4的電阻大于晶體管的導通電阻，則受害單元的狀態不是邏輯0，受害單元受到入侵單元的干擾較小，即橋接缺陷的電阻值會影響入侵單元干擾。

由于電容兩端的電壓受到通過電容的電流持續時間和大小的影響，因此入侵單元的缺陷大小和寫操作的次數也會受到影響。以ATon和RB4的缺陷為例說明：如圖7（a）所示，假如單元C（0，0）具有ATon缺陷，晶體管的導通電阻遠小于RB4的電阻。假設入侵單元和受害單元的初始狀態為邏輯1。如果缺陷大小很小，則入侵單元C（1，0）中僅一個寫0操作就可以改變受害單元C（0，0）從高阻抗電壓（UHRS）變低阻抗電壓（ULRS）這樣的狀態，翻轉成邏輯0。

但是，如果考慮如圖7（b）左圖所示，晶體管的導通電阻約等于RB4的電阻，則入侵單元中的一次寫0操作不能將C（0，0）的電容兩端的電壓更改為ULRS。但是，若在入侵單元C（1，0）中執行兩個連續的寫0操作，則電容兩端電壓可以減少到ULRS，并且受害單元的狀態被翻轉。圖6（b）顯示出了當入侵單元執行1w0w0序列并且受害單元注入ATon和RB4缺陷且初始狀態為1時的波形。與圖4（a）所示的波形相比，發現受害單元的數據也翻轉了。因此，在入侵單元中通過大于兩次連續寫入操作將激活WDF，稱該故障為動態寫入故障（dWDF）。

4 March C-1T1C測試

在鐵電存儲器理論1T1C結構分析和仿真分析中發現兩個新故障，即寫入故障（WDF）和動態寫入故障（dWDF）。通過改進March C算法覆蓋鐵電存儲器1T1C新出現的兩種故障，提出新型的March C-1T1C算法：

?（w0）;?（r0，w1，r1，（w1）a-1）;?（r1，（w0）b）;?（r0，（w1）a）;?（r1，（w0）b）;? （1）

其中，a和b分別表示用于檢測dWDF所需的連續寫入1和寫入0操作的數量。March-1T1C由五個March元素組成，M1=?（w0）;M2=?（r0，w1，r1，（w1）a-1）;…;M5=?（r1，（w0）b）。March C-1T1C算法覆蓋可能出現的故障的方式主要表現在以下幾方面。

①SAF（1）故障：通過M1和M2的第一次讀操作即可以檢測出。

②SAF（0）故障：通過M2可以檢測出。

③TF（↑/0）故障：可通過M1和M2中r1讀操作檢測出。

④CFst（0，0）：如果入侵單元的位置高于受害單元，可以通過M2和M3檢測出;如果入侵單元的位置低于受害單元，可以通過M4和M5檢測出。

⑤WDF和dWDF可分成以下三種情況：第一，如果故障為WDF（1，1）和dWDF（1，1）且入侵單元位置低于（高于）受害單元，可通過M1和M2（M3和M4）檢測出;第二，如果故障為WDF（0，0）和dWDF（0，0）且入侵單元位置低于（高于）受害單元，可通過M2和M3（M4和M5）檢測出;第三，如果故障為WDF（1，0）和dWDF（1，0）且入侵單元位置低于（高于）受害單元，可通過M2和M3（M4和M5）檢測出。

5 結語

本文針對鐵電存儲器2×2 1T1C存儲單元陣列可能出現的缺陷內容進行了全面分析，并通過Hspice仿真模擬晶體管恒定導通、恒定關閉、開路缺陷和橋接缺陷的電氣缺陷對1T1C型鐵電存儲陣列的影響，發現了兩個新的功能故障，即寫入故障和動態寫入故障。最后提出March C-1T1C測試算法，以有效地覆蓋鐵電存儲器2×2 1T1C存儲單元陣列的故障。

參考文獻：

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[4] Shyh-Shyuan Sheu，Pei-Chia Chiang，Wen-Pin Lin，et al. A 5ns fast write multi-level non-volatile 1 K bits RRAM memory with advance write scheme[C]// Symposium on Vlsi Circuits. IEEE，2009.

[5] S. Kannan， J. Rajendran， R. Karri， et al. Sneak-path testing of crossbar-based nonvolatile randomaccess memories[J]. IEEE Transactions on Nanotechnology， 2013（3）：413–426.

[6] Chen Y X，Li J F . Fault modeling and testing of 1T1R memristor memories[C]//2015 IEEE 33rd VLSI Test Symposium （VTS）.2015.