SAE AS6802 協議研究及模塊化仿真平臺設計

何向棟，孫靖國，陳長勝，王建宇，賈世偉

（中國航空工業集團公司西安航空計算技術研究所，西安 710065）

0 概述

目前，航空電子技術正朝著分布式綜合模塊化體系架構（Distributed Integrated Modular Architecture，DIMA）和標準化的方向發展，其復雜度日益增加，機載信息量、綜合化程度不斷提高，這對通信網絡的實時性和容錯性等提出了更高的要求，尤其是在安全關鍵和任務關鍵的應用領域。當前，應用在航電系統的總線均基于事件觸發網絡，如AFDX（Avionics Full Duplex Switched Ethernet）［1］。AFDX 網絡作為航電系統的骨干網絡，已經得到廣泛應用，其采用速率限制（Rate-Constrained，RC）數據流傳輸，雖然保證了通信具備一定的確定性，但是其抖動時延為百微秒級，仍無法滿足安全關鍵任務的時延需求［2］。

時間觸發網絡（Time-Triggered Ethernet，TTE）［3］是在IEEE 802.3 以太網基礎上實現的實時網絡協議，其融合了時間觸發［4］、速率限制［5］和普通以太網數據流等混合流量機制，引入透明時鐘［6］和時間同步［7］的概念，提供了嚴格的時間確定性與極好的容錯性能［8］，成為DIMA［9］航電系統體系架構［10］的骨干通信網絡［11］。時間同步和時間觸發通信機制的引入［12］，增強了系統的時間確定性，提高了實時服務質量和錯誤隔離能力，其適用于高安全關鍵應用領域。TTE 已在火星項目“獵戶座Orion”中得到洛克希德·馬丁、Honeywell、西科斯基飛機以及通用電氣等公司的應用支持，特別地，奧地利的TTTech 公司已經推出了多款具有商用價值的TTE 產品。目前，國內高校及科研院所尚處于算法理論研究階段，多數就TTE 網絡的相關算法［13］或某一特性進行分析與研究［14］，尚未見成熟產品面市。

本文分析SAE AS6802 協議，分別對時間同步角色、時序保持算法、集中控制算法及同/異步派系檢測等關鍵技術進行研究，設計實現時間同步算法IP核，搭建基于SystemVerilog 的模塊化仿真平臺，以驗證時間同步算法的正確性。

1 時間觸發協議分析

SAE AS6802 協議對時間觸發網絡中最重要的全局時間同步算法進行研究，而并未對傳輸物理特性、3 種業務流量通信調度（時間觸發、速率限制和普通以太網數據流）及網絡節點架構等作出說明。從廣義的角度而言，SAE AS6802 協議可以將時間同步算法拓展到其他任何通信網絡中。

1.1 算法研究

時間同步功能主要通過協議控制幀（Protocol Control Frame，PCF）實現，幀內容主要包括如下關鍵參數：整合周期（Integration Cycle），成員向量（Membership New），同步優先級（Sync Priority），同步域（Sync Domain），幀類型（Type），透明時鐘（Transparent Clock）等。時間同步的關鍵點在于靜態的時間計算配置、PCF幀通信交互及多種算法實現，同步流程如圖1 所示。

圖1 時間同步流程Fig.1 Time synchronization process

時間同步流程具體如下：

1）同步控制器（Synchronization Master，SM）向集中控制器（Compression Master，CM）發送PCF。在集中控制器CM 收到與之相連的各鏈路上不同的PCF 幀（PCF1～PCF3）之后，對接收到的PCF 幀進行時序保持，即保證PCF 幀的接收順序與其發送順序相同，然后根據接收到的PCF 幀攜帶的信息、到達時間以及全局時鐘同步協議執行集中控制算法。

2）將第1 步的計算結果寫入一個新的全局統一的PCF 幀（New PCF）中，發向時間觸發網絡中的各個構件，包括同步客戶（Synchronization Client，SC）和同步控制器SM。網絡中的各個構件收到由集中控制器CM 發回的PCF 之后，根據PCF 幀所攜帶的信息校正自己的本地時鐘從而實現全局同步。

1.1.1 時序保持算法

時序保持算法［15］通過PCF 幀中的透明時鐘和最大傳輸延遲，恢復各個SM 的真實時間先后順序。其中，透明時鐘Ttransparent_clock記錄了PCF 幀在傳輸過程中的時間消耗，包括發送延遲Tsend_delay、鏈路延遲Twire_delay、轉發延遲Trelay_delay和接收延遲Treceive_delay，如式（1）所示：

最大傳輸延遲Tmax_transmission_delay是指整個網絡系統中任意2 個節點之間的最大延時，其為一個離線得到的通信配置值，在網絡拓撲確定后，該值也隨之確定，如式（2）所示：

網絡拓撲、網絡節點角色、鏈路長度以及鏈路速率等變化，造成各個節點到達目標節點SM 或者CM的先后順序與實際發送順序不一致，時序保持算法將恢復其原來的真實序列，如式（3）所示：

其中，PT（Point of Time）表示時刻，PTpermanence_pit表示時序保持點，PTreceive_pit表示接收節點的接收時刻。

式（3）將接收的PCF 幀延遲到最大傳輸延遲時刻。由于透明時鐘不同，因此將各PCF 幀延遲至最大傳輸延遲時刻即正確恢復了各個發送節點的時間先后順序。

1.1.2 集中控制算法

時序保持算法排列出PCF 幀的時間先后順序，從而表征了各個SM 節點的時間差值。各個SM 的身份標識由PCF 幀攜帶的成員向量確定。集中控制算法主要對時序保持算法的PCF 幀進行集中收集、計算差值、求解差值平均值、修正時間并產生一個新的PCF 幀，然后廣播至各個SM 或SC，進而實現全網的時間同步。集中控制算法主要包括3 個階段：收集階段，計算階段，延時階段，具體如下：

1）收集階段

一個協議控制幀PCF 在到達時序保持點且當前該整合周期內沒有其他集中控制算法正在收集PCF幀時，開啟一個觀察窗口（Observation Window，OW），OW 的大小一般設置為同步精度p（precision）。在收集階段持續保持對PCF 幀的收集，如果每個OW 都有PCF 幀被收集，則開啟一個新的窗口，繼續收集PCF 幀。當開啟的OW 窗口數為f+1（f為系統容錯的設定值），或者新開啟的OW 窗口內無PCF 幀時，進入計算階段。值得注意的是，每個集中控制算法中收集的PCF 幀必須在同一個同步域、同一個整合周期、高于或等于第一個PCF 幀的同步優先級，否則，重新開啟另一個集中控制算法。

2）計算階段

根據收集階段采集的PCF 幀與第一個接收PCF幀的接收時鐘差值計算一個均衡值，計算時通過所收集PCF 幀的數目來確定計算規則，具體計算方法如式（4）所示：

其中，n表示收集階段的PCF 幀個數，tn表示第n個PCF 幀與第一個PCF 幀的時鐘差值分別表示n個時鐘差值中的第k大值和第k小值。

3）延時階段

式（4）中的Δt即為各個SM 的時鐘偏差均衡值，也即延時階段的延時值。時鐘差值的不同和所收集PCF幀數的不同，導致延時值不一致、CM 的實際集中時間點cm_compressed_pit 與預計時間點cm_scheduled_pit不一致以及時鐘差值不一致。

1.1.3 時鐘糾正

時鐘糾正首先需要計算時鐘差值。TTE 的時鐘差值等于離線計算的預計接收點與實際接收點的差值。對于同步集中器CM 而言，clock_corr 的ΔT計算如下：

對于同步控制器SM 和同步客戶端SC 而言，clock_corr 的ΔT計算如下：

其中，smc_scheduled_pit 為SM/SC 的預計時間點，smc_permanence_pit 為實際時序保持點。

在本地時鐘上直接進行時鐘差值修正，如下：

1.1.4 派系檢測

在同步通信過程中，在同一同步域內出現某些子同步派系，此時將不能進行全域同步。為解決該問題，需要對派系進行檢測。派系檢測可分為同步派系檢測、異步派系檢測和相對派系檢測3 種方式。

同步派系檢測是指在SM/CM/SC 的同步派系評估時刻sync_eval_pit，判定在當前整合周期內且落在接收窗口內的成員向量個數local_sync_membership與設定的閾值sync_threshold_sync 之間的關系，若local_sync_membership

異步派系檢測是指在SM/CM/SC 的異步派系評估時刻async_eval_pit，判定不在本整合周期內且落在接收窗口之外的成員向量個數local_async_membership與設定的閾值sync_threshold_async 之間的關系，若local_async_membership>sync_threshold_async，則異步派系檢測成功；否則，檢測失敗。

相對派系檢測是指在SM 異步派系評估時刻async_eval_pit，判定同步派系值local_sync_membership與異步派系值local_async_membership 之間的關系，若local_sync_membership≤local_async_membership，則相對派系檢測成功；否則，檢測失敗。

上述3 種派系檢測算法對同步子集合進行實時檢測，當3 種派系檢測算法均檢測成功時，網絡構件進入失同步狀態。若要再次進行同步，則需要重新進入冷啟動握手或偵聽IN 幀階段，然后進入新的時間同步周期進行操作。

1.1.5 通道擇優

在具體的網絡拓撲中，網絡規模、配置角色和冗余設計等不同，導致存在多個可同時滿足同步需求的PCF 幀，此時需要選擇最優通道的PCF 幀作為最優PCF 幀進行同步，擇優計算具體如下：

在式（8）中，擇優標準為：在接收的PCF 幀中，選擇成員向量個數最大且時序保持時刻最近的PCF 幀。

1.2 同步IP 核設計實現

依據上述SAE AS6802 協議的算法研究和協議中第9 章“啟動與重啟服務”內容，本文設計SAE AS6802 時間同步IP 核，如圖2 所示。

圖2 同步IP 核結構Fig.2 Synchronous IP core structure

時間同步IP 核中的各個模塊功能具體如下：

1）端口0～端口N：端口對接收到的幀數據進行分析，解析出PCF 幀字段，包括同步域、同步優先級、透明時鐘、幀類型、成員向量和整合周期等，同時記錄接收時刻。

2）時序保持模塊：對接收的PCF 幀進行時序保持計算，在達到時序保持時刻時上報至SM/SC/CM控制狀態機。

3）SM 控制狀態機：依據AS6802 協議的第9 章內容實現SM 的同步狀態機。

4）SC 控制狀態機：依據AS6802 協議的第9 章內容實現SC 的同步狀態機。

5）CM 控制狀態機：依據AS6802 協議的第9 章內容實現CM 的同步狀態機，其包括普通完整性CM狀態機和高完整性CM 狀態機。

6）寄存器、參數計算模塊：主要實現參數配置和計算功能。參數配置主要包括接收/發送延時、同步閾值、容錯系數f、整合周期個數、最大傳輸延遲、同步域、優先級、同步精度、派發延遲和超時等參數。計算功能主要結合上述配置參數進行接收時刻、發送時刻、糾正時刻、派系評估時刻等計算。

時間同步IP 核輸出同步時鐘和同步狀態以及發送PCF 幀信息，此IP 核在工作時只能作為SM、SC 或CM 中的一種同步角色。本文設計的時間同步IP 核完全滿足SAE AS6802 協議的設計要求，獨立于物理傳輸協議，可適用于基于IEEE 802.3、FC、總線等底層通信協議。

1.3 同步因素

基于SAE AS6802 的時間同步算法的同步精度雖然相對于現有時間同步算法PTP［16］、DTP、NTP 等有較大提高，但在實際應用中，仍存在限制其同步精度提升的因素，主要包括時鐘精度及漂移［17］、同步周期頻率和透明參數準確度。

1.3.1 時鐘精度及漂移

在實際的通信網絡中，各個網絡構件（交換機或端系統）的本地時鐘（如晶振）精度值不一致，且與真實的時鐘相比存在一定的偏差，即時鐘漂移［18］，這兩者是各個網絡構件間時間同步精度不同的重要影響因素。

假設網絡中2個構件的本地晶振頻率分別為FaMHz和FbMHz，本地晶振的時鐘偏移采用ppm（part per million）作為衡量，2 個構件的本地晶振時鐘偏移分別表示為Pa和Pb。假設一個同步整合周期為Tins，則在一個整合周期內，網絡構件A的最大偏移為，網絡構件B的最大偏移為，則2 個網絡構件之間的最大時鐘差值ΔTclk為兩者之間的正負偏移之和，如下：

在式（9）中，假設Pa為100 ppm，Pb為50 ppm，Tin為0.01 s，則2 個網絡構件在一個整合周期0.01 s 內的固有最大時鐘偏差為1.5 μs。因此，對于高安全關鍵應用領域，其網絡構件的本地時鐘應選擇高品質的時鐘晶振。

1.3.2 同步周期頻率

從式（9）可以看出，基于SAE AS6802 協議的同步精度與整合周期［19］也緊密相關。在整合周期為0.01 s 時，其固有時鐘偏差為1.5 μs；在整合周期為0.1 s 時，其固有時鐘偏差為15 μs。因此，整合周期越小，同步周期頻率越快，時間同步精度越高，同步精度與同步周期頻率之間成正比關系，如式（10）所示：

其中，ΔTprecision表示同步精度，ε表示正比系數，該系數與具體的網絡特性相關表示同步周期頻率。

在同步網絡中，同步周期頻率越快，同步精度越高，但同時由同步帶來的帶寬開銷也隨之增加。因此，網絡系統設計者需要綜合任務關鍵程度、帶寬、網絡規模和角色分配等多種因素來決定整個網絡的同步周期頻率。

1.3.3 透明參數準確度

同步算法依據大量的透明時鐘參數進行計算，包括發送延遲、轉發延遲、接收延遲和線延遲等參數，這些參數的準確度同樣決定了網絡靜態配置時刻的準確度。

如果透明參數的記錄或計算與靜態配置的計算之間誤差偏大，如動態的發送或轉發延遲，其隨物理端口處競爭帶寬而動態變化，則實際時刻與靜態配置時刻就存在設計上的同步時間誤差，從而導致時間同步精度降低。因此，對透明時鐘進行準確記錄也是提高時間同步精度的重要因素。

2 模塊化仿真平臺設計

考慮到時間同步算法的復雜度以及存在同步角色、網絡拓撲、余度架構以及網絡速率等不同的復雜應用場景，需要搭建合理且易用的模塊化仿真測試環境，以驗證滿足SAE AS6802 協議的時間同步IP核的正確性。

2.1 測試需求

在復雜的同步測試場景以及存在各種同步因素的實際應用中，測試需求如表1 所示。

表1 測試需求Table 1 Test requirements

2.2 模塊設計

面對復雜的測試要求，本文仿真測試平臺設計采用面向對象的硬件驗證語言（Hard-ware Verification Language，HVL）SystemVerilog，其具有接口、斷言、受約束的隨機化激勵等特點，能夠大幅提高測試效率，且具有較高的功能測試覆蓋率。

為了對時間同步IP 核進行仿真測試，本文搭建的測試平臺主要包括時鐘模擬模塊、發送/鏈路/接收模塊、故障節點模擬模塊以及配置IP 核模塊等。

2.2.1 時鐘模擬模塊設計

網絡構件的本地時鐘精度和時鐘偏移是時間同步精度的重要影響因素，鑒于各個本地晶振品質［20］的不同，為了測試真實通信環境，需要建立一個本地時鐘模擬模塊，如圖3 所示。

圖3 受約束的隨機時鐘示意圖Fig.3 Schematic diagram of constrained random clock

在圖3 中，時鐘晶振品質以時鐘周期（單位為MHz）為基本周期值，以時鐘偏移（ppm）為約束條件，模擬產生不同的網絡構件本地時鐘。

2.2.2 發送/鏈路/接收模塊設計

發送/鏈路/接收模塊主要模擬PCF 幀的傳輸過程。其中，發送指PCF 幀在鏈路層、物理層及變壓器中的發送過程，鏈路指PCF 幀在物理媒介中的傳輸過程，接收指PCF 幀在變壓器、物理層和鏈路層的接收過程。發送/鏈路/接收模塊如圖4 所示。

圖4 發送/鏈路/接收模塊示意圖Fig.4 Schematic diagram of transmit/link/receive module

在圖4 中，發送/鏈路/接收模塊主要實現PCF 幀的傳輸延遲，即PCF 幀在SM 或CM 產生之后進行一個發送延遲、線延遲和接收延遲，再進入接收時間同步IP 核中。其中，發送延遲和接收延遲與具體的鏈路層/物理層設計相關，可查看相關器件手冊獲取。線延遲Twire_delay計算公式如下：

其中，Llink_length為線纜長度，為傳輸速率。

值得注意的是，在同一網絡中，可以存在多種不同的網絡傳輸速率、線纜長度及發送/接收延遲，這樣更能模擬真實的網絡環境。

2.2.3 故障節點模擬模塊設計

故障節點模擬主要針對PCF 幀進行模擬，其目的是受約束地隨機生成一個PCF 幀類型，隨機化的內容主要包括整合周期、成員向量、同步優先級、同步域、幀類型、透明時鐘等，并在受約束的注入時機控制下進入網絡拓撲中。

2.2.4 模塊化平臺設計

本文結合仿真模塊和時間同步IP 核設計，搭建典型的模塊化仿真平臺，如圖5 所示，其同時仿真測試時間同步IP 核的SM、SC 和CM 功能。

圖5 模塊化仿真平臺設計示意圖Fig.5 Schematic diagram of modular simulation platform design

在圖5 中，首先由本地時鐘模擬模塊、初始配置單元（主要作用為初始化配置時間同步IP 核的基本參數）和時間同步IP 核等組成網絡節點，網絡節點由發送/鏈路/接收模塊互聯，故障節點實現PCF 幀的故障注入，以查看同步運行的穩定性。

從圖5 可以看出，該仿真測試平臺具有靈活的可配置性，可根據表1 的測試需求組合搭建不同規模數量的網絡拓撲，從而提高測試效率和功能覆蓋率。

3 仿真測試

對時間同步IP 核的基本功能進行仿真測試，仿真拓撲如圖5 所示，基本通信參數設置如下：整合周期為2 ms，最大傳輸延遲為500 μs，時間同步精度為1 μs，整合周期個數為5，線纜長度為10 m，傳輸速率為1 Gb/s，仿真結果如圖6 所示。

圖6 時間同步仿真結果Fig.6 Time synchronization simulation result

同步精度結果如圖7 所示，圖中分別對SM0 與SM1、SM 與SC、SM 與CM 的時鐘差值進行比較，均差值約為150 ns，最差精度在300 ns 以內，滿足時間同步精度1 μs 的設計要求。

圖7 同步精度結果Fig.7 Synchronization accuracy result

從圖7 可以看出，同步角色SM、SC 和CM 狀態機滿足SAE AS6802 協議第9 章內容要求，結合同步輸出狀態local_sync_status_sm0/sm1/cm/sc 和時鐘值local_clk_sm0/sm1/cm/sc 進行分析得出，SM、SC 和CM 同步工作穩定，同步精度達到300 ns 以內，驗證了本文時間同步IP 核功能正確。

4 結束語

本文對時間觸發網絡TTE 協議進行分析，研究時間同步算法技術、時間同步流程、同步角色、時序保持算法、集中控制算法、時鐘糾正算法以及同/異步派系檢測，設計實現時間同步IP 核，并從測試角度出發，構建多參數、多復雜場景下的模塊化仿真驗證平臺。仿真結果表明，該時間同步IP 核的時間同步精度可以達到亞微秒級，且具有較高的魯棒性。為了進一步分析時間同步IP 核的同步性能，后續將在不同同步域、多種業務數據流混合的通信環境中進行研究，以提升該IP 核在機載網絡通信中的健壯性。