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近些年來,低功耗設計已經成為當前SOC芯片發展的一個重要方向。低功耗SOC設計,對于系統中每個模塊的功耗都要求盡可能地小,尤其是always on的模塊。帶隙基準,是每個芯片中電壓參考來源,是必不可少的一個關鍵模塊。本文提出了一種不使用BJT管,且不需誤差放大器,降低功耗切實可行方法。其中之一的技術,是采用與傳統的強反型電路設計不同的方法,將關鍵的MOS管偏置在亞閾值區,亞閾值設計的關鍵之處在于有選擇地將所需要的MOS管偏置在可控的亞閾值區。
本文提出的超低功耗亞閾值帶隙基準系統方案,包括啟動電路,核心主體電路,參考生成電路三個部分組成。其中,啟動電路是針對電路中存在一個零狀態的簡并點,使主體電路在工作過程中可以擺脫簡并的零狀態,并且在系統正常工作之后自動關閉。核心主體電路作用是產生PTAT(與絕對溫度成正比)電流,最后流過電阻產生PTAT(與絕對溫度成正比)電壓。輸出級參考生成電路,是將核心部分電路產生的PTAT 電流以一定比例鏡像,然后流過電阻產生PTAT 電壓,與呈CTAT(與絕對溫度成反比,負溫度系數)特性的工作在亞閾值MOS管的柵-源電壓Vgs相加權,最終得到近似ZTAT(零溫度系數,與溫度變化無關)的參考電壓Vref。
如Figure1所示,為本文提出的新型超低功耗亞閾值帶隙基準電路架構圖。最左邊部分為系統的啟動電路,中間部分為核心主體電路,最后邊部分為輸出級Vref生成電路。進過分析計算,每個部分所消耗的功耗分配分別:啟動電路20nA,核心主體電路500nA,Vref參考生成電路250nA,總功耗為770n A,達到業界先進水平。

Figure 1 超低功耗亞閾值帶隙基準電路架構圖
由于帶隙基準是電路本質上是一個自偏置電路,它天然地存在兩個簡并點:一個簡并點是零狀態,即電路中無電流流過;另一個才是我們真正需要的正常工作態。如圖Figure1所示,當電源電壓VDD上電時候,MPS1,MPS2,MPS3,MPS4串連形成的倒比二級管,等效為電阻,對MN3管的Gate電容進行充電。當晶體管MN3的柵-源電壓Vgs達到一定值時(即節點A的電壓超過MN3管的閾值電壓一定值)時,MN3管導通,將節點B拉低,電流鏡管MP1,MP2,MP3,MP4導通,向 MN1,MN2注入電流,MN1和 MN2管導通,電路開始建立直流工作狀態。同時,鏡像電流流過輸出級MP5和MP6,產生參考電壓Vref,當Vref電壓達到穩定狀態時,啟動電路中的下拉管MN4導通,節點A被拉低,將MN3管關斷,至此為止,整個電路完成啟動過程,啟動電路和核心主體電路徹底剝離開,互相不影響。
如圖Figure1中間部分,核心主體電路主要由偽cascode電流鏡管,和下面的PTAT 電流產生電路組成。PTAT 產生電路主要原理:設計上讓MN1,MN2工作在亞閾值區,且選擇合適的比例關系,MN1和MN2的個數比為8:1,根據亞閾值區 MOS管的I-V特性,,MN1和MN2二者的柵-源電壓Vgs差值(Vgs為PTAT 正溫度特性,即電阻R1兩端的電壓為PTAT 電壓;同時因為電阻的溫度系數很小,可以近似地認為電阻是零溫度特性,因此流過電阻R1的電流為PTAT 電流,根據電流鏡的鏡像關系,MP1,MP3和MP5流過相同的PTAT 電流。另外,本設計中的一個創新點在于,R1的位置在晶體管的漏極,避免了R1處在MN2管的源極和地之間,對其產生的襯底偏置效應。同時,電流鏡管采用偽cascode結構,有效提高對電源上的紋波抑制能力。
如圖Figure1最右邊部分,Vref產生電路是本設計的另一個創新點。考慮到bjt的面積較大和匹配性問題,沒有采用傳統的bjt的VBE作為CTAT(與溫度成反比)電壓,而是采用工作在亞閾值區的MOS管的柵-源電壓Vgs得到CTAT電壓。核心主體電路產生的PTAT 電流,鏡像流過MP5,MP6,和R2,在電阻R2上產生PTAT 電壓,和處于亞閾值區的二極管連接方式的MN5的Vgs電壓加權疊加,得到零溫度系數的參考電壓Vref。
最后通過cadence工具仿真,得到該電路的工作特性。該電路總功耗約770n A,可以支持輸入VDD電源電壓范圍為1.8—3.6V,輸出參考的線性度為50.2ppm。當電源電壓為3.0V,Typical corner,常溫(T=25℃)條件時,輸出參考電壓為1.176V,低頻(f=1k Hz)時,電源抑制比為-66dB,當溫度在-40℃與125℃之間變化時,輸出電壓的變化小于+/-2%。
本文提出的新型超低功耗亞閾值型帶隙基準電路,滿足了實際應用中的對功耗的迫切需求,同時具備良好的線性度和低溫漂性能和小面積等優點,在SOC系統設計中具有很高的實用價值,可以廣泛應用到各類便攜式電子產品中。