基于FPGA 的采樣率轉換濾波器聯合仿真驗證方法*

唐 衡，張 晶，趙 歡

(北京軒宇信息技術有限公司,北京 100089)

0 引言

數字濾波器是通過改變或者修正時域或頻域中數字信號的屬性，從輸入的數字信號中提取有效的信號成分，來濾除不需要的信號成分或者干擾成分。數字濾波器在數字通信中使用非常頻繁。在通信信號處理系統中，考慮計算量和存儲空間要求，就需要不同的采樣率間的相互轉換，即多速率數字信號處理，包括使采樣率升高的內插和使采樣率降低的抽取兩種方式[1]。而隨著數字濾波器理論的成熟與半導體芯片產業的高速發展，FPGA 的大量使用使得數字濾波器的設計變得更加準確便利。

基于FPGA 的數字濾波器的大量應用，使得相應數字濾波器的驗證技術也飛速發展。為了確認數字濾波器是否準確地實現了設計功能，就需要對數字濾波器進行驗證。驗證通常被認為是一種從根本上有別于設計的行為[2]。目前已存在的形式化驗證工具需要專門化的知識，很難掌握，但是仿真驗證是一種遠比形式化驗證更常采用的驗證技術[3]。本文介紹常用的采樣率轉換濾波器CIC 濾波器和Farrow 濾波器的基本原理、FPGA 實現以及具體的驗證方法，最后給出驗證結果。

1 數字采樣率轉換濾波器概述

采樣率轉換 (SRC) 在通信中應用非常普遍，在通信系統中，輸入采樣率和輸出采樣率常為整數倍或分數倍的轉換。目前，常用任意數字采樣率轉換結構，在整數倍時級聯積分梳狀濾波器（Cascaded integrator-comb，CIC）運用較多，而在分數倍時Farrow 結構濾波器[4]則更具優勢。

1.1 級聯積分梳狀（CIC）濾波器

級聯積分梳狀（CIC）濾波器可以高效地實現抽取或者內插，尤其適用于軟件無線電通信系統中處于高采樣率的數字前端使用[5]。CIC 濾波器僅利用加法器、減法器和寄存器的特點，占用資源少，實現簡單且速度快，所以非常適用工作在高采樣率下。數字下變頻（Digital Down Converter，DDC）中，CIC 濾波器起著重要的作用，它的主要功能是對采樣速率的抽取，同時具有低通濾波器的特性。

抽取CIC 濾波器由一對或多對積分—梳狀濾波器組成，輸入信號依次經過積分、降采樣以及與積分環節數目相同的梳狀濾波器三部分，如圖1 所示。

在內插CIC 中，輸入信號依次經過梳狀濾波器，升采樣，以及與梳狀數目相同的積分環節，如圖2所示。

圖1 抽取CIC 濾波器結構

圖2 內插CIC 濾波器結構

1.2 Farrow 濾波器

工程應用中不僅有整數采樣率變換需求，同樣有任意小數采樣率轉換的需求。內插估值的實現方法應運而生，它是基于數值分析的插值理論發展起來，其基本思想就是用原始的采樣值構造插值函數，然后根據插值函數求出未知點上的信號值，并以此作為對真實值的逼近[6]。CIC 濾波器適合于整數倍插值或抽取，以及抽取和插值都比較小的分數倍數的采樣率轉換。Farrow 濾波器可以高效地實現任意因子(包括無理數)的采樣率轉換。

對于Farrow 結構的拉格朗日內插濾波器[7]，設輸入信號周期為Tx，輸出信號周期為Ty，轉換公式如下：

對于任意因子的采樣率轉換，設mTy=(km+Δ)Tx，km為整數部分，Δ 為小數部分，則上式可轉換并簡化為：

用N階多項式逼近h(k+Δ)，一般使用拉格朗日多項式，同時改變求和順序，可得：

利用Horner 法則，可得出Farrow 濾波器的具體結構，M為濾波器階數，N為拉格朗日插值的階數。

如圖3 所示：

圖3 Farrow 濾波器結構

2 聯合仿真及驗證

仿真驗證是一種最常見的動態驗證方法，形象直觀，實現簡單，能夠通過覆蓋率檢查測試驗證的充分性。驗證平臺（testbench，簡稱tb）通過產生特定的測試激勵，觀測設計輸出，通過比對結果判斷設計的正確與否。對于復雜的信號處理算法類驗證，可結合其他軟件的接口，生成復雜的激勵信號，同時將需要的數據存成文件，進行后續的自動比對，必要時結合其他分析工具進行進一步分析。在采樣率轉換濾波器的驗證過程中，以SystemVerilog 為主要開發語言，選用IES 和MATLAB 軟件進行多工具聯合仿真，采用ModuleBase 的環境開發方法，能準確驗證算法原型。

圖4 聯合仿真驗證方法

3 內插濾波器驗證結果及分析

按照驗證流程對內插濾波器做了聯合仿真驗證和分析。

3.1 設計與環境搭建

FPGA 設計中，在確定了濾波器參數后，可以使用IP 核的方式實現設計，一個60MHz～240MHz的四倍內插濾波器的設計和接口如圖5 和圖6 所示：

圖5 xillinx IES 中濾波器IP 核設置圖

圖6 IP 核接口

對圖6 中IP 核設置的四倍內插濾波器rdss_inter_filter1 進行驗證，使用SystemVerilog 語言在IES 中搭建仿真驗證模型，主要完成的驗證任務有：

（1）clk_mod 時鐘生成，給DUT 主時鐘和data_mod 的數據時鐘；

（2）data_mod 數據生成，按照設置的頻率連續給DUT 數據激勵，并收集通過DUT 內插濾波之后的數據，得到仿真結果；

（3）MATLAB 聯合仿真，將給DUT 的數據和通過DUT 內插濾波之后的數據輸入MATLAB 做FFT 變換，得到輔助驗證結果。

3.2 聯合驗證結果及分析

輸入60MHz 為載波的激勵波形r_da_data_test，得到內插之后的結果w_da_data_test。結果仿真波形如圖7 和圖8 所示。

圖7 四倍內插濾波器濾波前后仿真圖形對比

圖8 四倍內插濾波器濾波前后數據對比

由仿真結果可知，四倍內插濾波周期從16.668ns 到4.168ns，即60MHz 到240MHz，與設計的四倍內插濾波相吻合。

由于IES 仿真驗證中驗證了濾波器的內插正確性，MATLAB 則作為輔助性的驗證工具，驗證濾波器的準確性。由于內插是提高采樣率，通常會帶來鏡像干擾，需要確認結果中是否有鏡像干擾。在MATLAB 中，隨機截取一段四倍內插濾波前后的數據做FFT 變換，其結果如圖9、圖10 所示：

圖9 內插濾波器濾波前數據截取與FFT 變換

由FFT 變換之后的結果可以看出，四倍內插濾波正確，而且也沒有產生鏡像結果，驗證了設計的準確性。

4 Farrow 濾波器驗證結果

按照驗證流程對Farrow 濾波器進行聯合仿真驗證和分析。

4.1 設計與環境搭建

對于高靈敏度接收機，需要考慮碼多普勒的影響，碼多普勒成為一個捕獲需要重點關注的因素。進行碼多普勒補償的可變分數階延遲濾波器多采用Farrow 結構，具有碼多普勒補償模塊的 GNSS 信號捕獲框圖如圖11 所示[9]。

圖10 四倍內插濾波后數據截取與FFT 變換

圖11 具有碼多普勒補償模塊的 GNSS 信號捕獲框圖

基于FPGA 設計Farrow 結構濾波器時，常采用MATLAB 的filterbuilder 濾波器設計工具箱，選擇Fraction Delay 類型，按要求設置階數后生成VHDL/Verilog 代碼。

圖12 濾波器接口

對圖12 中偽碼多普勒補償部分進行驗證，載波剝離后信號采樣率為6.25MHz，偽碼速率為6.138MHz，偽碼多普勒為±264Hz。使用System Verilog 語言在IES 中搭建仿真驗證模型，完成的驗證任務主要有：

（1）clk_mod 時鐘生成，給DUT 提供6.25MHz主時鐘；

（2）data_mod 數據生成，向DUT 輸入擴頻信號（已完成載波剝離），偽碼速率為6.138MHz，偽碼多普勒分別設置為+264Hz 和-264Hz；

（3）MATLAB 聯合仿真，將偽碼多普勒補償前后的數據輸入MATLAB 進行FFT 變換，比對時域和頻域信息，得到輔助驗證結果。

4.2 聯合驗證結果及分析

以6.138MHz～264Hz 的碼速率為例，IES 仿真結果如圖13 所示。

圖13 采用Farrow 結構濾波器進行碼多普勒補償仿真

clk_4x 生成strobe 的NCO 量程為4373337504，頻率控制字初始值為4294967296，多普勒偏移值為-184830，則實際保存至FIFO 的采樣率為（4294967296-184830）/4373337504×6.25=6.137736MHz，與輸入碼速率一致。

采用MATLAB 進行FFT 變換，比對時域和頻域信息，其結果如圖14、圖15 所示。

采樣率轉換前后時域和頻域信息一致，驗證了設計的準確性。

圖14 采樣率轉換前后信號時域

圖15 采樣率轉換前后信號幅頻特性

5 結語

本文給出利用MATLAB 和IES 實現的聯合仿真實例，驗證了基于FPGA 的數字采樣率轉換濾波器CIC 和Farrow 功能正確、性能良好，完全滿足通用的通信信號處理系統中采樣率轉換要求。這種FPGA仿真平臺結合多種EDA仿真工具的驗證方法，降低了驗證環境的復雜度，縮短了FPGA 設計及驗證周期，增加了設計的準確性。與通用驗證平臺和針對特定FPGA 系統的驗證技術相比，在驗證效率和通用性等方面都具有不可比擬的優勢。