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數(shù)字收發(fā)SIP的研究與設(shè)計

2021-03-11 03:34:24艾雷彭霞
電子技術(shù)與軟件工程 2021年21期
關(guān)鍵詞:工藝

艾雷 彭霞

(中國電子科技集團公司第十四研究所 江蘇省南京市 210039)

1 引言

隨著微電子技術(shù)、微波技術(shù)、數(shù)字信號處理技術(shù)的發(fā)展,小型化成為雷達發(fā)展的一個熱點方向。接收機是雷達系統(tǒng)的重要組成部分,也是雷達小型化的重點發(fā)展方向。目前雷達系統(tǒng)中廣泛使用的是超外差接收機。超外差接收機的下行鏈路是將高頻的射頻信號與本振混頻后變?yōu)榈皖l的中頻信號,然后通過AD 轉(zhuǎn)換器件將中頻信號轉(zhuǎn)換為數(shù)字信號,由FPGA 等數(shù)字邏輯電路進行后續(xù)的數(shù)字信號處理。其上行鏈路是通過信號產(chǎn)生器件(DDS 或DA)產(chǎn)生中頻信號,經(jīng)混頻、放大、濾波后將中頻信號搬移到高頻。[1-2]當前,混頻模塊的小型化已有較多的研究[3-6],而數(shù)模混合器件及FPGA 等數(shù)模混合電路小型化的需求變得越來越迫切。

自集成電路問世以來,摩爾定律一直支配著半導(dǎo)體行業(yè)的發(fā)展。但是從目前的趨勢看,摩爾定律已經(jīng)走到了盡頭。延續(xù)摩爾定律的兩個方向是SOC(System-on-chip)和SIP(System-in-Package)。SOC 是把不同的電路集成到一個芯片中去,所有電路均須使用同一工藝。然而可編程邏輯器件FPGA 需要高端制程工藝,而AD/DA等數(shù)模混合器件并不需要高端制程工藝。開發(fā)SOC 的結(jié)果是導(dǎo)致研發(fā)成本和流片成本的提升,使得技術(shù)難以成熟。SIP 可將不同工藝制程的芯片、被動元器件等采用不同的技術(shù)(Flip-chip 或Wire-Bonding)裝配到同一塊基板上,形成一個模組,具有尺寸小、周期短、成本低等優(yōu)點。因而,SIP(系統(tǒng)級封裝)成為能延續(xù)摩爾定律的熱門方向。

本文介紹了一種數(shù)字收發(fā)SIP,將多種不同功能的芯片和無源器件在三維空間內(nèi)組裝到一個基板上,并封裝到同一個封裝體內(nèi),形成具有多功能的單個標準封裝件的電子系統(tǒng)。SIP 基板作為芯片的母板,實現(xiàn)電氣連接、屏蔽、保護、支撐、散熱等功能,與外殼一起構(gòu)成封裝結(jié)構(gòu)。SIP 內(nèi)有一片F(xiàn)PGA 用于數(shù)字信號處理,含有1 路DDS 器件和1 路AD 器件,并含有FLASH 器件可以用來固化FPGA 程序及存儲數(shù)據(jù),含有若干路電平轉(zhuǎn)換器件用來對外部電路進行控制等功能。通過合理的方案設(shè)計,并利用微組裝工藝技術(shù)實現(xiàn)了高集成度、高性能的數(shù)字收發(fā)SIP。

2 原理設(shè)計

SIP 的原理與常規(guī)數(shù)字收發(fā)電路板原理基本相同,包含一片F(xiàn)PGA、1 片ADC、1 片DDS、1 片PROM(NOR FLASH,用于固化FPGA 程序)、1 片F(xiàn)LASH、若干電平轉(zhuǎn)換芯片。為了提高集成度,SIP 內(nèi)部器件均采用裸芯片,裸芯片的使用極大的減少了SIP 基板的面積。對外則采用BGA 封裝。

圖1為單通道數(shù)字收發(fā)SIP 原理框圖。

圖1:單通道數(shù)字收發(fā)SIP 原理框圖

FPGA是整個接收機數(shù)字信號處理及外圍電路控制的核心器件,接收機接收的RF 信號經(jīng)混頻放大濾波后由ADC 芯片采樣,DDS產(chǎn)生的中頻信號經(jīng)混頻濾波后送出。同時,該SIP 內(nèi)部的PROM器件可以存儲FPGA 的固化文件,F(xiàn)LASH 器件可以額外存儲必要的數(shù)據(jù),F(xiàn)PGA 的transceiver 用于接收外部指令與傳輸數(shù)字信號處理后的數(shù)據(jù),控制信號經(jīng)電平轉(zhuǎn)換后送給外部電路。

3 關(guān)鍵技術(shù)分析

3.1 高密度任意層互聯(lián)技術(shù)

傳統(tǒng)PCB電路板多使用通孔工藝或盲埋孔工藝實現(xiàn)垂直互聯(lián)。而在SIP 設(shè)計時,由于裸芯片的使用極大的減少了基板的面積,而芯片之間的互聯(lián)走線并未減少,因而導(dǎo)致布線密度大大增加,傳統(tǒng)PCB 電路板設(shè)計方案已不適用。且由于FPGA 焊盤的節(jié)距較小,扇出較密集,也遠遠超過了傳統(tǒng)PCB 扇出密度。為此,設(shè)計選用有機基板,并使用6 層任意層布線技術(shù)(中間使用一層較厚的芯板,上下各兩個積層)。其中,芯板為整個基板提供物理支撐,過孔采用機械孔,外層過孔采用激光孔,整體布線密度非常高,滿足FPGA 對布線密度的要求。任意層互聯(lián)技術(shù)的引入,使基板上空間利用的更加充分,是完成SIP 小型化設(shè)計的關(guān)鍵技術(shù)。

3.2 裸芯片裝配技術(shù)

傳統(tǒng)PCB 電路板使用成品器件,按照成品器件的裝配工藝進行裝配。SIP 使用裸芯片,傳統(tǒng)PCB 電路板裝配工藝已不適用。SIP 內(nèi)部含F(xiàn)PGA 器件,其對外引出為大規(guī)模球柵陣列,適用倒裝焊(Flip-Chip)工藝,由于節(jié)距極小,裝配時易產(chǎn)生虛焊、橋連等問題,為SIP 裝配的一個難點。其余均為普通裸芯片,使用金絲鍵合(Wire-Bonding)工藝,鍵合質(zhì)量的好壞直接影響SIP 的性能及可靠性,為SIP 裝配的另一個難點。圖2為單通道數(shù)字收發(fā)SIP 結(jié)構(gòu)剖視圖。

圖2:單通道數(shù)字收發(fā)SIP 結(jié)構(gòu)剖視圖

3.3 裝配溫度梯度

封裝時各個流程間的裝配溫度應(yīng)滿足工藝溫度梯度要求,并且溫度梯度區(qū)間不小于25℃。倒裝焊芯片已植球,其使用的裝配溫度已固定。根據(jù)這個溫度來選擇底部BGA 球的材料,熔點降低30℃左右,保證內(nèi)外焊料的熔點有一個溫度梯度差,確保SIP 在下一級裝配時內(nèi)部不會重熔,提高使用時的可靠性。

3.4 數(shù)字信號串擾控制

SIP 內(nèi)部信號線眾多,各個信號線同時翻轉(zhuǎn),互相產(chǎn)生串擾。一般而言,數(shù)字信號線的噪聲裕量較大,不易受影響。但SIP 內(nèi)部有高速串行信號線引出,串擾問題需要考慮。布局上,多組高速信號線為平行走線,耦合長度較大,互相串擾較大。布線時增加屏蔽地線并多打地孔,并通過建立圖3和圖4所示的模型進行仿真,可以看出,相鄰的高速串行總線信號線在整個工作頻帶內(nèi)的串擾小于-40dB,滿足使用需求。

圖3:SIP 內(nèi)部高速串行信號線仿真模型

圖4:SIP 內(nèi)部高速串行信號線串擾仿真

4 結(jié)論

本文主要介紹了單通道數(shù)字收發(fā)SIP 的設(shè)計方案以及設(shè)計中用到的關(guān)鍵技術(shù)。SIP 基于微組裝技術(shù),采用數(shù)模混合電路中常用的裸芯片來實現(xiàn)。該方案大幅度提升了數(shù)模混合電路板的集成度,實現(xiàn)了數(shù)字收發(fā)電路的小型化。設(shè)計時,通過對高速串行信號線的仿真,優(yōu)化了高速串行信號線的性能,保證了設(shè)計的成功。實際測得SIP 中ADC、DDS 等芯片性能良好,高速串行信號線均可正常收發(fā)數(shù)據(jù),所有器件均可正常工作,滿足指標設(shè)計需求。該SIP 的設(shè)計,有力的支撐了雷達系統(tǒng)的小型化發(fā)展。

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