基于CMOS 工藝的高線性寬帶放大器芯片設計*

何 寧 李爍星 張 萌何 樂

(1.航天科工通信技術研究院有限責任公司，四川 成都 610051；2.東南大學航天科工通信技術研究院 量子信息與通信聯合研究中心，江蘇 南京 211100)

隨著CMOS 亞微米及深亞微米工藝發展[1]，器件的特征頻率不斷提高，當前工藝節點可達到100 GHz以上[2]，可實現RF(Radio Frequency)前端單元器件制備，完成微波射頻前端與后端數字電路集成，實現整個微波收發芯片單片集成，使硅基微系統成為現實?；贑MOS 工藝實現RF 前端電路設計與制備為當前的研究熱點之一[3]。

當前無線通信技術是向高速化、大帶寬等方向發展。寬帶放大器為射頻收發系統第一級系統，需要有放大信號，抑制各級電路噪聲，改善通信系統靈敏度等性能要求，對整個接收系統的性能指標起著關鍵作用[4]。本文基于TSMC 0.18 μm RF CMOS 工藝設計了一款高寬帶高線性放大器，主要采用三級級聯結構，實現在500 MHz～2.5 GHz 頻率范圍內工作性能良好，可同時滿足P 波段、L 波段及S 波段綜合射頻(通信、雷達、電子戰)收發系統中實現應用。

1 基本系統設計方案

硅基襯底電子遷移率差，本征跨導較低[5]，為實現低噪聲、高增益、高帶寬等特性指標，本寬帶放大器設計采用三級級聯結構。原理框圖如圖1 所示，電路主要由輸入級、中間級和輸出級三個模塊組成，輸入級實現射頻寬帶信號匹配及低噪聲放大功能，中間級對低噪聲信號進行寬帶延展電壓增益，輸出級對射頻信號進行輸出匹配及功率驅動。

圖1 放大器芯片原理框圖

多級級聯電路的噪聲系數(Ftotal)表示如下[6]:

式中，GAi為第i級放大器的資用功率增益，Fi為第i級的噪聲系數。公式表明，第一級噪聲系數F1在整個系統噪聲Ftotal中占主導地位，產生噪聲直接影響整個收發系統噪聲性能，增益GA1對后續電路的噪聲系數具有抑制功能。因此，輸入級作為放大器第一級聯模塊，除需要實現寬帶頻率范圍內阻抗匹配功能以外，必須要有較低噪聲系數，一定的功率增益以抑制后續電路噪聲，但過高增益會擁塞后級電路，增加后級電路的設計難度，且過大增益和線性度會影響整個系統線性度。因此，輸入級主要采用寬帶低噪聲放大器設計結構。

兼顧寬帶匹配和噪聲性能的輸入級模塊以及輸出匹配和功率驅動的輸出級模塊增益不高，因此中間級模塊要實現高增益，同時延展帶寬的功能，主要采用高電壓增益的分布式放大器結構設計。因前兩級具有較高的輸出阻抗，輸出級要實現射頻信號的輸出匹配，同時要有較高的功率增益，并兼顧線性度和輸出匹配特性，故采用功率放大器設計方法以實現匹配、高功率輸出及高線性度等特性。

2 電路設計

2.1 輸入級放大器電路

低噪聲放大器一般采用共源結構、共柵結構及共源共柵結構三種設計方案。共源和共源共柵結構放大器在窄帶內能夠提供較高增益并具有較小的噪聲系數[7]，但具有寄生參數不確定性，當涉及ESD電路及芯片鍵合封裝時，鍵合線電感值為3 nH，ESD電路二極管寄生電容至少為200 fF[8]，寄生參數對輸入阻抗產生很大的影響，匹配時會出現較大的頻率偏移從而導致偏差。

本次輸入級放大器設計采用共柵結構，共柵結構輸入端近似實阻抗，ESD 保護電路及鍵合線寄生參數對輸入阻抗的影響較小，能輕易解決寄生參數影響，易于實現寬帶匹配，且輸入端不需要額外的片外匹配元件，可以避免片外元件值偏差引起芯片誤差。共柵結構輸入阻抗公式如下所示[9]:

式中:gm為晶體管跨導；gmb為背柵跨導；ro為輸出電阻；ZD為連接晶體管漏極的等效負載阻抗。從公式可以看出，通過調整gm和ZD，可以改變輸入阻抗近似至50 Ω，與天線相匹配，從而滿足輸入端阻抗匹配的要求。但共柵結構的缺點是增益偏低、噪聲偏大，其電壓增益為[9]:

通過式(2)、式(3)可以發現，若得到較低的輸入匹配阻抗，負載阻抗ZD要降低，要獲得較高增益，ZD要提高，即ZD不能同時滿足匹配與增益性能要求。為解決ZD在輸入匹配阻抗和增益間的矛盾，本次設計的輸入級放大器采用兩級共柵電路級聯的結構，具體原理圖如圖2 所示。

圖2 輸入級寬帶放大器原理圖

其中M1為第一級電路，M2為第二級共柵電路，輸入信號Vin從M1源極饋入，輸出放大信號從M2漏極輸出。M2漏極端連接大阻值電阻Rd以實現較高電壓增益要求。M2柵極連接Vdd 恒定值，對M1與輸出信號Vout具有隔離作用，從而有效防止輸出端信號Vout對輸入端Vin造成干擾，使輸入輸出匹配可以各自相對獨立完成，并以此保證輸入級放大器的反向隔離度要求。

2.2 中間級分布式寬帶放大器

中間級放大器在寬帶頻率范圍內為級聯鏈路提供足夠的電壓增益，為延展帶寬，采用分布式放大設計。具體電路結構模型如圖3 所示，電路采用三級分布式放大，為降低級間匹配難度，減少電感使用，電路采用具有高輸入阻抗的共源結構，采用電壓傳輸方式，三個晶體管輸入端分別連接在一條延遲線上，輸出端則連接在另一條延遲線上。

圖3 中間級分布式寬帶放大器原理

其主要原理是利用晶體管的寄生電容構成人工傳輸線，將晶體管寄生電容作為傳輸線特征阻抗的一部分，在很寬頻帶內以延遲換取增益[4，7]，理論上其工作頻率只受傳輸線截止頻率的限制，從而實現增益與延遲的互換而不影響帶寬；但阻抗Z0無法達到很大的值，因此要獲得很高的增益必須消耗較大的功率[7]。每段傳輸線的延遲為Δt，輸入信號沿傳輸線傳播，第i個放大器輸入端的信號為Vin(tiΔt)。單個放大器輸出端的等效負載為Z0/2，故每級放大器的增益為-gmZ0/2。輸出信號也沿傳輸線傳播，因此三級放大器的總輸出電壓為:

以此類推，可以得到N級放大器總增益為:

2.3 輸出級功率放大器

滿足全頻帶內穩定是放大器工作必須滿足的首要條件，如果放大器在某一個頻率點上產生自激，那將無法正常工作。放大器的穩定性可以分為絕對穩定和潛在不穩定兩種情況。絕對穩定即對于任意的無源負載和信號源阻抗都能穩定地工作，潛在不穩定即對負載阻抗和信號源阻抗不能任意選取。大多數情況下，放大器被要求是絕對穩定的。因工藝、結構、性能的差異性，放大器通常用S參數來考察射頻絕對穩定性，其絕對穩定條件如下公式所示[7]:

式中:D＝S11S22-S12S21；K稱為穩定性判別系數，K＞1表示穩定狀態。S12表示晶體管內部反饋量，為電壓波反向傳輸系數；S12越大，內部反饋越強，反饋達到一定強度時，將會引起放大器穩定性變差，甚至產生自激振蕩；S21表示正向傳輸系數，在同樣反饋系數S12下，S21越大，反饋功率越強，影響放大器穩定性。當式(6)中三個條件同時成立，才能保證放大器是絕對穩定。否則為潛在不穩定狀態，放大器就有可能發生自激振蕩。

輸出級功率放大器電路如圖4 所示，其中Rs為信號源阻抗，RF及R1為反饋電阻。為獲得較高的射頻端口電壓駐波比，輸出級電路采用單級共源結構和電感負載設計，電感負載具有負載無壓降且等效的雙電源特性，線性度可大幅度提高。但該結構在高功率輸出時極易產生自激振蕩，因此在此基礎上，加入電阻RF負反饋結構，可延展帶寬，進一步提高穩定度和線性度。該結構組合使用了并聯和串聯反饋，又被稱為并聯串聯放大器。其輸入阻抗為[8]:

圖4 輸出級放大器原理圖

式中:A為放大器的電壓增益，若R1遠遠大于1/gm1，且RF足夠大，則A＝-RL/R1，其中RL為負載電阻。將其代入公式，可以得到輸入阻抗Zin與輸出阻抗Zout:

從式(8)中可以看出，如不考慮寄生參數的影響，Zin和Zout都是與頻率無關的量，很容易實現寬帶輸出功率匹配。

通過阻抗遷移掃描的仿真方法，可以在功率輸出最優點和附加功率效率(Power Added Efficiency，PAE)最優點中，折中得到性能最能滿足系統需求的阻抗設計。

2.4 鏈路連接電路

在射頻系統集成中，模塊間鏈路連接十分重要，在較高頻率下，不恰當的連接會造成信號嚴重反射，導致系統性能下降，尤其在級聯電路中，需要充分考慮信號傳遞方式，如究竟是功率傳輸還是電壓傳輸設計等因素。

為降低各級模塊間信號反射，可采取多種解決方案，采用源極跟隨器等有源電路，可有效地降低放大器的輸出阻抗，但會增加系統額外功耗。本次設計的級聯放大器采用無源器件電路連接，在兩級間實現輸入阻抗的共軛匹配，但在無源元件的情況下，高實部模塊匹配到低實部模塊不單只使用電容元件，還要使用電感元件，而片上電感的Q值往往很低且面積龐大，對信號的無損傳遞和芯片面積的節約都很不利。因此本設計的中間級分布式寬帶放大器采用具有高輸入阻抗的共源結構，高負載阻抗的放大器級間匹配的實現就相對較為容易，只要微調整級間匹配電容，即可實現信號的有效傳輸，級間匹配電路如圖5 所示。

圖5 放大器級聯級間匹配原理圖

3 電路系統單片集成

本次設計的高線性寬帶放大器芯片采用單片集成TSMC 0.18 μm RF CMOS 工藝設計流片，各級聯模塊及走線集成在同一硅襯底上，而硅單晶是半絕緣的襯底材料，襯底耦合較為嚴重，模塊之間的隔離度性能會直接影響系統的功能，如何盡可能地減小各個模塊之間的相互耦合、干擾以提高系統整體性能是一個重要考慮因素。

本次設計的級聯放大器系統中，輸入級交流信號最弱，最容易受噪聲的影響，該模塊采用N+和P+雙保護環包圍，其相當于一堵屏蔽的墻，將核心電路保護在墻內，避免外部信號對保護墻內電路的干擾。輸出級模塊信號較強，對其他電路的影響較大，工藝采用深N 阱(Deep N Well，DNW)隔離，其剖面圖如圖6 所示，相當于在襯底上制作了一個碗狀的保護空間，將電路嵌在該空間內，可以有效阻止保護空間內的電路信號泄漏。級間傳輸信號采用管道包圍屏蔽的方法，為減小信號從過孔之間的縫隙泄漏，每層的過孔均錯位放置。

圖6 深N 阱DNW 剖面圖

本設計的寬帶放大器芯片顯微圖如圖7 所示，芯片面積約0.7 mm×1.2 mm，芯片左、右側分別為ground-signal-ground(GSG)焊盤，作為射頻輸入輸出信號端口，上下端分別為Vdd，Gnd 直流焊盤。

圖7 寬帶放大器芯片顯微照片

4 測試結果分析

放大器工作測試電源電壓為3.3 V，電流為50 mA。芯片的S參數測試結果如圖8 所示，芯片的測試輸入頻率從500 MHz 到3 GHz 范圍內，寬帶匹配S11小于-10 dB，具有較低的駐波。增益S21從500 MHz 到2.5 GHz 范圍內大于16 dB，3 dB 帶寬大于1.5 GHz，相對帶寬達到100%，芯片的反向隔離度S12在500 MHz 到3 GHz 范圍內小于-40 dB，反向隔離度性能良好。由于兼顧功率輸出能力，S22滿足在500 MHz～3 GHz 范圍內小于-7 dB，噪聲系數NF在全工作范圍內小于5 dB，OP1dB大于9 dBm，飽和輸出功率大于15 dBm。從測試結果來看，本文設計的寬帶放大器具有寬的工作帶寬1.5 GHz，較好的線性度，并兼顧了噪聲性能。測試結果匯總如表1所示。

表1 寬帶放大器芯片測試結果

圖8 寬帶放大器芯片S 參數測試結果

綜合評價器件性能需要多項性能參數，而品質因子優值FOM(Figure of merit)函數覆蓋多項參數，使用單一數值表示，可對放大器電路進行整體性能評價。為了兼顧放大器增益、工作帶寬、線性度、功耗以及噪聲等性能參數評價，參考相關文獻[11，14]，定義FOM 函數如下:

為防止負值出現，線性度采用OIP3衡量，OIP3可依據IIP3與增益進行計算，而現實中IIP3測試具有一定難度，可依據IIP3與增益1 dB 壓縮點之間約9.6 dB 相關性進行計算[7]，具體公式如(10)所示:

經計算本次設計的寬帶放大器芯片FOM 值為89，具有較好的綜合性能。

5 結論

本文對寬帶放大器芯片設計進行了詳細分析，對各級低噪聲放大器、分布式放大器、功率放大器以及級間匹配電路設計理念進行了討論，最終完成系統芯片的設計與工藝流片，芯片的測試結果驗證了理論分析的正確性。

芯片測試結果顯示，本次設計的寬帶放大器芯片同時滿足P 波段、L 波段及S 波段等多頻段要求，相對帶寬達到100%，具有較高增益，較好的線性度好、飽和輸出功率大，良好的匹配特性以及較低的噪聲系數。在CMOS 工藝下實現的指標已接近Ⅲ-Ⅴ族化合物半導體工藝芯片水準[10]。表2 為近年來相關放大器芯片數據成果對比，表中數據表明本文設計的芯片整體性能處于較高水平，具有較高的成本優勢及實用價值。

表2 CMOS 寬帶放大器芯片研究數據對比