一種用于直接射頻采樣ADC 的多模式數(shù)字下變頻器設計

彭慶堯 吳旦昱 *周 磊武 錦劉新宇

(1.中國科學院微電子研究所，北京 100029；2.中國科學院大學微電子學院，北京 100049)

直接射頻采樣模數(shù)轉換器(Analog-to-Digital Converter，ADC)是直接射頻采樣接收機的關鍵組成部分，通常具有高速、高精度、高采樣率的特點。但由于受到數(shù)字信號處理技術與微電子技術發(fā)展的限制，后續(xù)的數(shù)字信號處理器(Digital Signal Processor，DSP)難以對ADC 采樣得到的數(shù)據(jù)進行實時處理[1]。為了解決高速ADC 與低速DSP 之間的矛盾，就需要對采樣后的信號進行預處理[2]。數(shù)字下變頻器(Digital Down Converter，DDC)是一種為解決這種矛盾而誕生的電路[3-4]。如圖1 所示，在射頻采樣接收機中，DDC 通常位于射頻采樣ADC 與DSP之間，它的功能是降低信號的中心頻率、降低信號的采樣率與過濾高頻噪聲[5]。

圖1 直接射頻采樣接收機

同時，多抽取模式的DDC 也是需要關注的。隨著無線通信技術的發(fā)展，載波帶寬種類繁多。針對無線通信中各種應用場景，具有多種抽取模式的DDC可以很好地應用于這些場景和多種載波帶寬，節(jié)省后端DSP 的計算資源，降低系統(tǒng)功耗和成本[6-8]。

本文在深入研究了多種DDC 的實現(xiàn)方案后，提出了一種多模式DDC 結構，并基于28 nm 工藝將其內(nèi)嵌于ADC 中，實現(xiàn)了DDC 的GDSII 版圖設計。與前人設計相比，本設計優(yōu)化了電路結構，提高了抽取濾波器的工作時鐘頻率，實現(xiàn)了14 種抽取模式，能夠實現(xiàn)較高的阻帶衰減。

1 電路結構

本文設計的DDC 整體結構如圖2 所示。輸入信號經(jīng)過正交混頻后，分別通過I＼Q 兩路抽取濾波器組進行抽取和濾波后輸出。設計中包含一個數(shù)控振蕩器(Numerically Controlled Oscillator，NCO)，用于產(chǎn)生混頻所需的正弦波與余弦波。I＼Q 兩路信號分別經(jīng)過抽取濾波器組完成低通濾波與抽取，濾波器組可以構成14 種不同的抽取模式以適應不同場景下的應用需求。

圖2 DDC 整體結構

1.1 數(shù)控振蕩器

NCO 用于對輸入的信號混頻，需要產(chǎn)生最大fs/2頻率的正弦波，并能夠對產(chǎn)生正弦波的頻率與相位進行控制。本文設計的NCO 結構如圖3 所示，包含相位累加器、相位寄存器、相位偏移器和相位振幅映射器。前三個部分通過累加頻率控制字并疊加一個初始相位產(chǎn)生當前相位；相位振幅映射器將當前的相位映射到相應的振幅。

圖3 NCO 結構

常見的相位振幅映射器有使用只讀存儲器(Read-Only Memory，ROM)查找表的方法和基于坐標旋轉數(shù)字計算法(Coordinate Rotation Digital Computer，CORDIC)的方法。基于ROM 查找表的方法，預先將計算好的振幅值存在ROM 中，使用時根據(jù)相位值查找對應的振幅值[9]。采用這種方法設計的相位振幅映射器原理簡單易實現(xiàn)，但輸出精度完全依賴于ROM 的數(shù)據(jù)位寬，另一方面，輸出信號的頻率下限越低，意味著輸出振幅的精度越高，則所需要的ROM 容量越大。因此基于ROM 查找表的方法不可避免地會占用大量的面積。基于CORDIC 的方法對向量旋轉進行迭代，通過逼近目標角度來計算得出正余弦值。這種方法只用到了加法與移位運算，同時使用流水線結構，因此可以在輸出精度足夠的情況下，保持較高的采樣率，也不會受到ROM 容量的限制[10-11]。本文采用了基于CORDIC 算法實現(xiàn)的數(shù)控振蕩器，通過增加流水線加法器在保持1 GHz 工作時鐘頻率下，增加了數(shù)據(jù)精度，實現(xiàn)了較高的無雜散動態(tài)范圍。

1.2 抽取濾波器組

信號經(jīng)過混頻后，頻譜被搬移至基帶。此時，信號頻譜附近的噪聲也被搬移至基帶附近，同時基帶信號仍保持著較高的采樣率。抽取濾波器組的目的就是濾除噪聲，同時降低基帶信號的采樣率。

隨著無線通信技術的發(fā)展，載波帶寬種類繁多。針對無線通信中的多種應用場景，DDC 也需要提供多種下變頻模式。文獻[7]通過級聯(lián)多個二抽取濾波器，在不同的情況下旁路掉不需要的抽取濾波器實現(xiàn)了多種抽取模式，這種設計因結構簡單而常被采用，但能夠實現(xiàn)的抽取模式較少，且只能實現(xiàn)2 的冪次方倍抽取。為了實現(xiàn)多種下變頻模式，本文設計了若干具有不同系數(shù)的濾波器，在不同應用情況下，通過多路選擇器選通不同的濾波器與抽取率的組合。

多模式濾波器組抽取功能的實現(xiàn)方式有兩種，一種方法是所有電路都工作在主時鐘下，通過計數(shù)器產(chǎn)生有效信號來告知下級電路哪一時刻的數(shù)據(jù)是有效的。這種方法設計思路簡單，代碼上易于實現(xiàn)，但在實際應用中所有電路都工作在主時鐘下，翻轉率高會導致動態(tài)功耗過高，所有時序電路都約束在高速的主時鐘下也會為后端綜合與設計帶來困難。另一種方法是通過時鐘分頻產(chǎn)生全部所需的時鐘信號，提供給對應的抽取濾波器。使用這種方法，越靠后的抽取濾波器必然會工作在速度越低的時鐘下，減少了動態(tài)功耗；另一方面，在不使用某些抽取濾波器時，時鐘管理模塊提供給該濾波器的時鐘拉低，使該模塊不工作從而消除了短路功耗，進一步減少整體電路功耗。濾波器組結構如圖4 所示，時鐘管理模塊產(chǎn)生主時鐘與主時鐘的2～48 分頻時鐘，分別為clk1、clk2～clk48，根據(jù)不同情況下的濾波器配置，提供給每個濾波器對應的輸入時鐘和輸出時鐘。圖5 為抽取系數(shù)為48 時濾波器組結構與時鐘配置。

圖4 濾波器組結構與時鐘配置

圖5 抽取系數(shù)為48 時濾波器組結構與時鐘配置

2 電路設計

2.1 CORDIC 算法與流水線實現(xiàn)

CORIDC 算法的核心思想是“二分法逼近”。通過預設一組特定的角度，計算時，逐次旋轉這些角度，最終逼近目標角度，并在每次旋轉中進行計算，最后得到目標角度的正余弦值。

當圖6 中A向量旋轉到B向量時，有等式(1):

圖6 向量旋轉示意

則第i次旋轉時，將等式轉化為矩陣形式，有等式(2):

提取出公因式cosθi-1后得到等式(3):

化簡計算，可以令tanθi＝2-isi，利用二進制的運算法則將乘法運算轉換為移位運算。其中si為tanθi的符號，也代表著旋轉的方向。若從x軸處，也即x0＝1，y0＝0 處開始逆時針旋轉，每旋轉一次θi后檢測當前角度與目標角度的差距，若不足則繼續(xù)逆時針旋轉，若超出則順時針旋轉。累計旋轉n次后，有等式(4):

在等式的基礎上，加入z0＝θ，zi＝zi-1-si-1θi-1，其中θ為需要計算正余弦值的目標角度，依據(jù)此設計出流水線結構如圖7 所示。

圖7 CORDIC 算法的流水線結構

2.2 多模式抽取濾波器組

2.2.1 單級濾波器與抽取

和無限沖激響應(Infinite Impulse Response，IIR)數(shù)字濾波器相比，有限沖激響應(Finite Impulse Response，F(xiàn)IR)數(shù)字濾波器線性相位延遲，且由于極點全部在原點，運行更加穩(wěn)定。FIR 數(shù)字濾波器的缺點是設計復雜，但可以使用計算機輔助設計。借助MATLAB 的Filter Design ＆ Analysis 工具，就可以快速準確地得到目標濾波器的階數(shù)與抽頭系數(shù)。考慮到系統(tǒng)穩(wěn)定性和實現(xiàn)更大的信噪比與無衰減通帶帶寬，本文采用了級聯(lián)FIR 濾波器的方案。

為實現(xiàn)降低采樣率的功能，信號還需要經(jīng)過抽取。D倍抽取一般指每D個信號抽出一個信號，其余舍棄，D為整數(shù)，稱為抽取因子。信號經(jīng)過D倍抽取后，采樣率變?yōu)樵瓉淼?/D，同時信號的頻譜發(fā)生周期性拓展。根據(jù)奈奎斯特采樣定理，采樣率需要大于信號最大頻率的兩倍，否則會發(fā)生混疊導致信號失真。

N抽頭FIR 數(shù)字濾波器的差分方程為式(6):

式中:bk為單位沖激響應h(n)的序列值。對于有限沖激響應數(shù)字濾波器，bk包含有限個非零值。設計中采用了半帶(Half-band，HB)FIR 濾波器，HB FIR濾波器的特征是濾波器的幅頻響應關于1/4 采樣頻率對稱，通帶波紋與阻帶波紋相等。這些特征決定了濾波器的抽頭數(shù)為奇數(shù)個，bk中有接近一半的值為零，且抽頭系數(shù)具有對稱性如式(7)所示。

根據(jù)這些特性，系數(shù)為零意味著可以省去接近一半的乘法器；系數(shù)對稱意味著可以通過提取公因式的方法，將先乘后加的計算順序改變?yōu)橄燃雍蟪耍贉p少接近一半的乘法器。這種選擇可以優(yōu)化濾波器結構，減少加法器與乘法器的數(shù)量，節(jié)省消耗的電路資源。因此，N抽頭HB FIR 濾波器的差分方程為式(8):

按照差分方程設計的常見的2 倍抽取濾波器的結構如圖8 所示。

圖8 2 倍抽取N 抽頭HB FIR 濾波器結構

信號序列x(n)經(jīng)過濾波后得到y(tǒng)(n)，再經(jīng)過2倍抽取后得到序列y(2n)。考慮到對經(jīng)過計算后的數(shù)據(jù)進行2 倍抽取，本質上就是每隔一個數(shù)據(jù)舍棄掉一個數(shù)據(jù)，若令輸出信號序列為y(m)＝y(tǒng)(2n)，此時觀察抽取后的差分方程式(9):

式中:x(m)＝x(2n)，代表經(jīng)過2 倍抽取后的輸入信號序列。根據(jù)方程可以看出，濾波后抽取可以等效為，對計算前的數(shù)據(jù)x(n)進行2 倍抽取，因此可以將抽取濾波器的結構再次優(yōu)化，把抽取環(huán)節(jié)移動到計算環(huán)節(jié)之前、移位寄存器環(huán)節(jié)之后。最終優(yōu)化后的濾波器結構如圖9 所示。

圖9 優(yōu)化后的2 倍抽取N 抽頭HB FIR 濾波器結構

但不能將抽取環(huán)節(jié)再向前移動，因為若在輸入時就進行抽取，則差分方程中不會包含一項。而對于N(奇數(shù))抽頭的HB FIR 濾波器，存在，使得無法忽略，也即無法在信號序列輸入時就進行2 倍抽取。

優(yōu)化后的抽取濾波器，實際上是在不改變抽取與濾波的差分方程，也即不改變工作原理的基礎上，降低了加法器與乘法器的工作頻率，可以使濾波器工作在更高的時鐘頻率下，也因此可以適應更高的輸入信號帶寬。

以2 倍抽取N抽頭的HB FIR 濾波器為例，按照表1 分別設計出每一種濾波器。

表1 濾波器組用到的濾波器

2.2.2 濾波器組設計

對于項目中要求的DDC 的抽取系數(shù)，按照表2設計了濾波器的組合方案，濾波器的輸入時鐘與后續(xù)時鐘由時鐘管理模塊產(chǎn)生，clk1、clk2～clk48 為主時鐘clk 與其2 至48 分頻時鐘，所有情況下輸入采樣率均為fs。

表2 每種抽取模式與濾波器組合

3 電路實現(xiàn)與仿真

3.1 RTL 級設計與仿真

本文使用Verilog HDL 編碼實現(xiàn)上述DDC 電路，其中濾波器抽頭系數(shù)由MATLAB 輔助設計。設計完成后通過ModelSim 對電路進行仿真驗證，借助MATLAB 分析輸出信號頻譜。

最終仿真結果顯示，本文設計的基于CORDIC算法的NCO 工作在1 GHz 時鐘頻率下，輸出350 MHz 正弦波時，無雜散動態(tài)范圍可達110.4 dB，如圖10 所示。

圖10 NCO 輸出350 MHz 正弦波頻譜

整體電路仿真通過輸入激勵信號為0～500 MHz 的掃描信號，得到DDC 在14 種抽取模式下，輸出信號的頻譜分別為圖11～圖24。

圖11～圖24 顯示，所有抽取模式下的DDC 都具有平緩的通帶，阻帶衰減均大于100 dB，某些模式下即使存在次波峰衰減低于80 dB，但經(jīng)過抽取后，均折疊到阻帶或過渡帶，并不影響通帶性能，DDC 滿足設計需求。各抽取模式的詳細參數(shù)如表3所示。

表3 每種抽取模式的-3 dB 帶寬與阻帶衰減

圖11 2 倍抽取DDC 頻譜圖

圖12 3 倍抽取DDC 頻譜圖

圖13 4 倍抽取DDC 頻譜圖

圖14 6 倍抽取DDC 頻譜圖

圖15 8 倍抽取DDC 頻譜圖

圖16 10 倍抽取DDC 頻譜圖

圖17 12 倍抽取DDC 頻譜圖

圖18 15 倍抽取DDC 頻譜圖

圖19 16 倍抽取DDC 頻譜圖

圖20 20 倍抽取DDC 頻譜圖

圖21 24 倍抽取DDC 頻譜圖

圖22 30 倍抽取DDC 頻譜圖

圖23 40 倍抽取DDC 頻譜圖

圖24 48 倍抽取DDC 頻譜圖

表4 給出了其他文獻與本文中DDC 參數(shù)的對比，本文提出的DDC 設計在抽取模式數(shù)量、通帶帶寬和阻帶衰減方面均有一定的優(yōu)勢。

表4 DDC 參數(shù)對比

3.2 ASIC 實現(xiàn)與后仿真

本文設計的DDC 與其他數(shù)字部分模塊一起嵌入1 GS/s 14 bit ADC 進行流片，所有數(shù)字部分電路基于28 nm 工藝，使用Synopsys 公司的Design Compiler 和IC Compiler 完成RTL 代碼的綜合與布局布線。

圖25 為DDC 輸出波形的前、后仿真結果對比，經(jīng)過Prime Time 對電路的時序分析，各路徑的延時均滿足了建立時間與保持時間的要求，后仿結果顯示電路功能與前仿一致，該電路滿足設計需求。

圖25 DDC 輸出波形的前、后仿真結果

數(shù)字部分的IR_DROP 如圖26 所示，在設定供電電壓0.9 V，翻轉率0.8(每周期80%的單元發(fā)生翻轉)條件下，VDD 的IR_DROP 低于29.86 mV，絕大部分低于8.96 mV；VSS 的IR_DROP 低于26.44 mV，絕大部分低于10.58 mV；均低于滿幅電壓的3.5%，滿足設計要求。

圖26 VDD 的IR_DROP 圖

最終數(shù)字部分版圖面積為1 300 μm×1 370 μm(DDC 約占67%)，仿真功耗為301.7 mW。通過STA靜態(tài)時序分析、IR_DROP 分析、DRC 與LVS 等檢查，確定了本設計滿足ASIC 設計要求，功能完善。

4 結論

在研究了現(xiàn)有數(shù)字下變頻電路的基礎上，本文提出了一種多模式DDC 電路結構。該DDC 作為一款ADC 芯片的數(shù)據(jù)處理模塊，使用ASIC 設計方法實現(xiàn)。文章改進了傳統(tǒng)的抽取濾波器結構，使其具有更高的工作頻率，同時提出了一種實現(xiàn)多抽取模式的方法，在28 nm 工藝下完成了版圖設計。本設計可以工作在1 GHz 時鐘下，對1 GS/s 的14 bit 數(shù)據(jù)進行下變頻與抽取，共可以實現(xiàn)14 種抽取模式，抽取系數(shù)包括2、3、4、6、8、10、12、15、16、20、24、30、40、48，最低阻帶衰減達到100.4 dB。其中NCO 的無雜散動態(tài)范圍達到110.4 dB。此外，基于本文提出的多模式DDC，還可以利用時鐘門控設計，在不同模式下關閉不工作的濾波器，以減少電路的功耗。本文提出的設計為直接射頻采樣ADC 中的多模式DDC 電路提供了一種更好的選擇。