功率集成器件及其兼容技術的發展*

（電子科技大學電子薄膜與集成器件國家重點實驗室，成都 610054）

1 引言

功率集成器件是高壓集成電路（HVIC）中的核心器件，主要在HVIC 中完成電平位移、功率驅動等功能[1]，目前主流的功率集成器件主要是橫向雙擴散金屬氧化物半導體場效應晶體管（LDMOS）和橫向絕緣柵雙極型晶體管（LIGBT）。LDMOS 是一種多數載流子導電器件，廣泛應用于10～1200 V 甚至是2000 V 的電壓領域；而LIGBT 是一種雙極型載流子導電的器件，主要作為低損耗的功率開關來使用。功率集成器件廣泛用于交流轉直流（AC/DC）功率變換、直流轉直流（DC/DC）功率變換、高壓柵驅動和發光二極管（LED）照明等功率高壓集成電路，相關電路被廣泛用于消費電子、汽車電子、顯示驅動、LED 照明、航空航天和軌道交通等領域[2-3]。因此，在滿足高工作電壓的同時，可集成功率高壓器件需具有低的導通電阻和低的柵電荷以實現低導通損耗和低開關損耗，從而滿足相關設備系統高效低功耗發展的需求。此外，功率高壓集成器件結構的設計以及其與低壓器件的兼容技術也是研究的熱點，如今基于自隔離、結隔離或介質隔離技術的雙極型-互補金屬氧化物半導體-雙擴散金屬氧化物半導體（BCD）集成技術給功率高壓集成電路提供了很好的工藝平臺支撐，有力地推動其快速的發展。

本文回顧了功率集成器件的典型結構、功率集成電路工藝以及其他的一些功率集成關鍵技術，并討論了功率集成器件及其兼容技術可能的發展趨勢。

2 功率集成器件

2.1 LDMOS

LDMOS 是最早開發的可集成橫向功率器件之一，也是目前最主流的功率集成器件，在功率集成電路中得到廣泛應用[4-7]。自對準雙擴散工藝的使用使得LDMOS 器件即使在早期較大的光刻尺寸條件下，仍然可以具有相對較短的溝道長度和較低的導通電阻，此外低摻雜的漂移區能夠支持較高的器件漏源間耐壓。雖然LDMOS 和垂直雙擴散金屬氧化物半導體場效應晶體管（VDMOS）的工作機制相同，但與VDMOS相比，LDMOS 的三個電極——源極、柵極和漏極均在硅片表面，易于與互補金屬氧化物半導體(CMOS)電路集成，使得LDMOS 在單片集成功率集成電路中更具吸引力。LDMOS 根據應用電壓等級的不同可劃分為低壓LDMOS、中壓LDMOS 和高壓LDMOS。

低壓LDMOS 器件主要是指電壓范圍小于40 V的LDMOS。傳統的低壓LDMOS 一般采用積累型結構，如圖1（a）所示，柵極場板基本覆蓋整個漂移區，器件開啟時在漂移區表面形成一層積累層低阻通道，能夠有效降低器件的導通電阻，進而降低導通損耗；在漏壓不高的情況下，通過柵氧化層可承擔柵漏耐壓，當柵氧化層不足以承擔柵漏高耐壓時，可通過在柵極和漏極間引入硅局部氧化（LOCOS）隔離或淺槽隔離（STI）氧化層來提高柵漏耐壓。隨著功率集成電路所采用的技術節點特征尺寸減小，LOCOS 結構的應力和鳥嘴問題始終得不到較好的解決，雖出現了多晶緩沖LOCOS[8]的改進技術，但在小尺寸的結構中，現已廣泛采用STI 隔離技術。

中壓LDMOS 主要是指電壓范圍為40～500 V 的LDMOS 器件，其柵極到漏極間具有一定的漂移區，以承擔耐壓，如圖1（b）所示。而中壓LDMOS 還可以采用準VDMOS 的器件結構，如圖1（c）所示的n 溝道準VDMOS，通過N+埋層和從表面自上向下的N+擴散層的連接，將傳統VDMOS 的襯底N+區引到芯片表面，使得器件的柵、源、漏三電極都在芯片表面。

高壓LDMOS 一般指的是500 V 以上級的器件，典型結構亦如圖1（b）所示，其漂移區長度更長，以承擔更高的耐壓。目前的高壓LDMOS，其最高耐壓已達到1200 V[9-10]甚至是2000 V[11]。

圖1 LDMOS 結構

對于高壓器件，高耐壓是其設計的主要目標，以滿足不同高電源電壓的應用需求；同時，為縮小芯片面積以降低成本，因此需要單位面積下器件具有低的比導通電阻。LDMOS 器件通常采用降低表面電場（RESURF）技術，包括Single RESURF[12-16]、Double RESURF[17-19]、Triple RESURF[20-22]、Multiple RESURF[23-24]和3D RESURF[25-27]等，并結合場板技術[28-31]、橫向變摻雜（VLD）技術[32-34]和超結技術[35-38]等，進一步改善器件電場分布，使得器件在最短的漂移區長度下實現所需的高耐壓。

2.2 LIGBT

LIGBT 器件集合了金屬氧化物半導體場效應晶體管（MOSFET）和雙極型晶體管（BJT）二者的特性，既有MOSFET 高輸入阻抗、柵控能力強以及驅動電路簡單的優點，同時又具有BJT 的高電流密度、低導通壓降以及大電流處理能力的優點，相比于同等電壓等級的LDMOS 器件，其可具有更低的比導通電阻，因此在高壓大電流應用領域其可作為高壓功率開關，單片集成于功率高壓集成電路中，在較高電壓應用下提供相比于LDMOS 更好的電流能力[39-41]。

LIGBT 結構最早提出于20 世紀80 年代中期，典型的LIGBT 結構如圖2（a）所示，其將LDMOS 漏區n+替代為p+，從而在集電極端引入PN 結，在一定條件下PN 結開啟，向漂移區注入空穴，形成雙極載流子導電模式，顯著降低器件的比導通電阻。此外，可以通過陽極短路的結構來改善器件的開關特性，降低關斷損耗，典型結構如圖2（b）所示。然而對于硅基的LIGBT 結構，其在單片集成時，陽極p+區注入空穴到達漂移區，亦會注入襯底，導致空穴有可能通過襯底到達邏輯控制部分，致使邏輯錯誤。因此，雖然LIGBT器件提出較早，但據作者了解，硅基LIGBT 尚無量產產品，而隨著絕緣體上硅（SOI）材料的成熟，基于SOI襯底材料的LIGBT 可克服傳統硅基LIGBT 的應用難題。SOI LIGBT 如圖3 所示，由于埋氧層的存在，其有效隔離襯底層與有源層，可完全消除硅基LIGBT 中的空穴注入到襯底現象，且采用介質隔離的SOI 技術易實現器件之間以及高、低壓單元之間的完全電氣隔離，促使SOI LIGBT 率先應用于等離子顯示屏（PDP）顯示驅動、小功率的智能功率模塊（IPM）以及AC-DC轉換IC 等。

相比于功率LDMOS，LIGBT 得益于電導調制效應，使其在維持高擊穿電壓的同時也能獲得很低的導通壓降Von；然而，存儲在漂移區的大量載流子會使器件在關斷時出現較長的拖尾電流，造成較大的關斷能量損耗Eoff。同時，LIGBT 中存在一個4 層PNPN 類型的寄生晶閘管結構，該晶閘管結構在導通電流增大到一定程度時可能導通，進而發生閂鎖現象，使得器件失去柵極的控制能力，且導通電流由于正反饋而不斷被放大，直至造成器件燒毀。國內外諸多學者做出了系列研究，以促進其實用化，從改善LIGBT 工作性能的角度可歸為3 類：降低靜態功耗[42-44]，降低動態功耗[45-49]和提高安全工作區[50-52]。

圖2 基于體硅材料的LIGBT 結構

圖3 基于SOI 材料的LIGBT

3 功率集成電路工藝

功率集成電路工藝是實現高壓功率器件和低壓控制電路集成的制造工藝技術。在功率電子發展的早期，雙極型工藝是功率集成電路的主要實現方式，主要面向音頻放大市場和電機控制領域，雙極型器件以其高增益和好的匹配特性，成為模擬電路應用的最佳選擇，并可以通過雙極集成注入邏輯(I2L)等結構實現邏輯功能。

然而，在邏輯功能需求持續的增長下，由于設計的復雜性、功耗以及光刻尺寸縮小等限制，I2L 受到了嚴重挑戰。這些問題在CMOS 集成電路中大有改善，因此，至少在低頻情況下，采用CMOS 取代I2L 是提高集成電路邏輯控制性能的唯一選擇，由此產生了雙極型器件與CMOS 集成的BiCMOS（Bipolar CMOS）工藝。

隨著功率電子的發展，單片功率需求和開關能力的重要性日益凸顯，雙極型集成電路受限于雙極型器件驅動電流大、開關速度慢及復雜的驅動和保護電路，而DMOS 功率器件由于輸入阻抗高、驅動電流小、開關速度快以及穩定性好等特性，更適合作為功率開關使用，成為克服雙極型器件缺點的不二選擇。為綜合不同類型器件的優點，實現性能和成本優勢，設計者希望將功率器件與越來越多的模擬和數字電路結合起來，通過Bipolar、CMOS 和DMOS 功率器件的結合實現功率變換和處理，BCD 工藝得以誕生。

BCD 工藝是將Bipolar 模擬電路、CMOS 邏輯電路和DMOS 高壓功率器件集成在同一塊芯片上的工藝集成技術。由于BCD 工藝結合了DMOS 的高功率、Bipolar 晶體管的高模擬精度和CMOS 的高集成度特性，因此，為充分發揮其優勢往往必須從前端到后端進行整體考慮，這就對設計者提出了更高的要求。在電路方面，BCD 芯片的電源電壓范圍廣，邏輯控制、功率部分具有多種電源電壓等級；在器件方面，將DMOS 集成在芯片內部面臨著漏極引出帶來的高壓互連等新問題，同時由于DMOS 的功耗遠大于芯片中其他模擬、數字器件，必須考慮整個版圖的布局以及散熱設計。

1984 年，KRISHNA 等報道了基于標準金屬柵CMOS 工藝率先開發的一種集成BJT、CMOS 和DMOS 的模擬工藝，命名為ABCD（Analog Bipolar CMOS DMOS）工藝，成為BCD 工藝的前身，然而其為金屬柵工藝，并非現在大規模采用的硅柵工藝[53]。1986年，ANDREINI 等將VDMOS 硅柵工藝與傳統結隔離工藝相結合，使得NPN、PNP、CMOS 和功率DMOS 等器件集成于同一芯片中，命名為Multipower BCD 工藝。圖4 給出了Multipower BCD 工藝所集成的器件剖面結構，其為史上第一個硅柵BCD 工藝[54]。Multipower BCD 工藝使用2～4 Ω·cm 的P 型＜100＞硅單晶材料，與金屬柵ABCD 工藝相比，硅柵Multipower BCD 工藝更利于器件的小尺寸化。多晶硅柵“自對準效應”定義MOSFET 結構的源漏區帶來了標準CMOS 工藝和BCD 工藝的飛速發展。

圖4 Multipower BCD 工藝剖面結構

目前BCD 工藝主要往高電壓和小尺寸，即高壓BCD 和高密度BCD 方向發展[55]，隨著人們對功率集成工藝的不斷深入研究以及特征尺寸的不斷降低，BCD 工藝在不斷地更新換代，性能也在不斷提升[56-57]。經過數十年的發展，BCD 工藝如今已成為功率集成電路制造的主流工藝技術。

BCD 工藝的主流發展方向之一是高壓BCD，高壓BCD 技術是指電壓范圍在500～1200V、甚至2000 V的BCD 工藝技術，主要用于AC-DC 轉換、高壓柵驅動電路和LED 照明驅動等[58-61]。為了避免高壓器件對其他部分的影響，隔離技術在高壓BCD 中需要著重考慮，常見的高壓BCD 工藝采用PN 結隔離技術，但是器件耐壓越高，所需的外延層厚度越厚，隔離區面積顯著增加，在注重面積效率的情況下，介質隔離在高壓BCD 中備受青睞。同時，高壓功率器件設計是高壓BCD 技術研發中的重要組成部分，在一定關態耐壓下降低器件的導通電阻是高壓BCD 的關鍵問題。

BCD 工藝另一主流發展方向則是高密度BCD，高密度BCD 技術的發展代表了BCD 工藝技術發展的主流，主要用于需要與小尺寸CMOS 和非易失性存儲電路工藝兼容的領域，其電壓范圍約在5～50 V[62]。高密度BCD 將信號處理和功率處理同時集成在一片芯片上，不僅縮小了系統的體積，提高了電路集成度，同時增加了可靠性，減少了不同模塊之間的延遲，提高了系統的工作速度。集成的電子器件越來越多樣化，包括從存儲器到傳感器等，因而能夠實現越來越復雜的功能，帶來持續增長的市場需求和廣闊的發展空間。由于功率器件中深結的形成需要較長時間的高溫推結過程，會影響到CMOS 器件或者存儲器中的淺擴散區，而且功率器件厚柵氧與CMOS 器件所需的高質量薄柵氧也難以兼容，因此高密度BCD 的挑戰在于功率器件與CMOS、非易失存儲器等器件結合，來實現最佳的BCD 器件性能。

4 功率集成技術

4.1 隔離技術

功率集成電路中包括不同電壓等級的器件，需要采用必要的隔離技術實現不同電壓等級的器件及電路的單芯片集成。典型的隔離技術包括自隔離技術、結隔離技術和介質隔離技術。自隔離技術最簡單、成本低；結隔離技術更通用，常用于功率集成電路工藝中；介質隔離技術具有優良的隔離性能，且隔離面積小。

4.1.1 自隔離技術

自隔離技術利用高壓器件內部漂移區和襯底之間自然形成的反偏PN 結來實現高壓的自隔離[63]。采用自隔離技術的LDMOS 結構如圖5 所示，N 型LDMOS 晶體管的源極與P-well 及P 型襯底P-sub 連接短接接地；高壓漏極N+區與N-well 連接，N-well 和P-sub 形成反偏PN 結。通常器件結構為圓形、跑道型等，漏在中心，接地的P-well 在結構的外側，使得高壓漏極在器件內部，實現自隔離。采用自隔離技術的器件，通過RESURF 技術可以實現1000 V 以上級的關態耐壓。自隔離技術實現方式簡單，不增加額外的設計結構，減小了器件的工藝和面積開銷，但自隔離方法存在一些缺陷：由于自隔離技術始終要求隔離PN結反偏，P 側需要與器件中的最低電位相連接，因此必須采用共源連接，即使源區的N+和體區P+分開，由于P-well 較高的摻雜，器件源極也不能浮動在較高電壓下，限制了電路結構設計的靈活性。

圖5 采用自隔離技術的LDMOS 結構

4.1.2 結隔離技術

結隔離是BCD 工藝中最常見的隔離方式，采用結隔離技術的LDMOS 結構如圖6 所示，利用外延層和襯底形成PN 結提供襯底隔離，再通過深擴散形成隔離島，器件做在隔離島內，從而將每個器件分隔開來[64]。結隔離技術成本低，其相較于自隔離技術電路設計更靈活，所以現在很多功率IC 均采用結隔離。最典型的實現方法是在P 型襯底上注入形成P 埋層，然后再形成N 型外延層，通過注入P 型雜質并推結使得P型雜質縱向穿通整個N 外延并與P 埋層接觸，形成N型隔離島。器件耐壓越高，所需的外延層厚度越厚，同時由于橫向隔離區的擴散，隔離區面積會增加。采用結隔離技術的器件源端電壓可以高于地電位，因此在功率高壓集成電路應用中通用性更好。

但結隔離存在一些不可避免的缺陷：首先，當器件耐壓提高，外延層厚度有時會增加，用來形成隔離區的P+注入需要更長的推結時間，雜質的橫向擴散更加明顯，使得隔離區會占據很大的芯片面積，可以通過自下向上和自上向下對通結隔離的方式減少推結時間，從而減小雜質的橫向擴散尺寸，但是即使這樣隔離區的面積仍然很大，所以對于高壓BCD 工藝采用結隔離技術很難降低隔離區面積；其次，功率集成電路中PN 結的反向漏電隨溫度升高而增大，使得泄漏電流增加；再次，器件PN 結面積增加導致寄生電容增大。

圖6 采用結隔離技術的LDMOS 結構

4.1.3 介質隔離技術

介質隔離技術是指電路中各器件通過絕緣介質隔離，是真正意義上的物理隔離。目前出現的介質隔離技術主要包括淺槽隔離、深槽隔離（DTI）以及全介質隔離技術[65-68]。STI 和DTI 僅僅是在器件的側壁形成隔離，而全介質隔離則在器件底部和側壁都用絕緣介質隔離形成封閉的隔離島。全介質隔離一般采用SOI襯底，配合STI 或DTI 工藝來完成。

介質隔離相比其他的隔離方式存在許多優勢：隔離寬度較小，所以可以大大節省芯片面積，在較小線寬高集成度的BCD 工藝一般均采用介質隔離；介質隔離效果很好，器件間的串擾和寄生效應很小，減弱了閂鎖效應的發生，同時提高了電路速度。采用介質隔離技術的LDMOS 結構如圖7 所示，其可以用于常規的體硅襯底材料，如圖7（a）所示；亦可以用于SOI襯底材料，如圖7（b）所示。前者具有較低的成本，而后者成本較高，但可以實現完全的介質隔離。

圖7 采用介質隔離技術的LDMOS 結構

4.2 高壓互連技術

高壓集成電路中，存在高壓信號的互連金屬或多晶走線。為實現將低壓端控制信號傳輸到高壓端等功能，高壓互連線（HVI）通常需跨過LDMOS 和高低壓隔離區表面的局部區域[69]。HVI 為正高壓，其通過金屬、氧化物、襯底的MIS 結構，會引入感應電荷至器件內部，導致如高壓LDMOS 器件的源側柵電極場板末端電場急劇增大，嚴重影響高壓器件和高低壓隔離區的擊穿電壓及可靠性[70]。

4.2.1 厚介質層互連技術

通過增大高壓互連線下互連介質層的厚度，有利于降低互連線下電容的影響，進而降低HVI 引入的電荷量，從而削弱其對器件擊穿特性的影響[71]。然而過厚的介質層會產生大的臺階高度，使得金屬跨過高臺階區出現金屬層減薄造成的電遷移和斷鋁等問題。

SAKURAI 采用硅氧化、Si3N4淀積、干法刻蝕Si3N4和SiO2、濕法刻蝕硅、LOCOS 氧化的方法來減小硅表面臺階高度，如圖8 所示。然而該方法帶來了額外的工藝步驟，且不能有效避免高壓互連線對器件擊穿電壓的降低[72]。隨著集成電路加工技術的進步，金屬布線層數的增多，亦可以通過多層金屬布線中的后續金屬來跨過低場區，通過金屬間介質層的引入，以達到增加高壓互連線下介質層厚度的目的。

圖8 降低硅表面臺階高度的工藝步驟

電子科技大學提出一種多片式高壓驅動電路[73]，如圖9 所示，將電路中高端電路與低端電路分別集成在不同的芯片中，通過芯片之間的鍵合金屬線完成互連功能，互連線與器件表面的距離相比傳統結構大大增加，降低了互連線電位對器件耐壓的不利影響。圖9中LDMOS 作為電平位移器件使用，芯片一的低端電路部分可以采用常規的低端AC-DC 工藝技術實現，亦可以使用標準CMOS 工藝實現低壓電路，而LDMOS 采用高壓集成器件制程。芯片二的高端電路可以采用標準的CMOS 工藝實現，因為與低端電路集成在不同的芯片上，則高端電路的襯底可接浮動地電位，避免了傳統高端電路中存在的表面器件與襯底之間的PNP 穿通，使得高端電路可與低端電路一同采用標準的CMOS 工藝實現，無需傳統的埋層工藝和外延工藝，降低了工藝的復雜度，有效地節省了制造成本。

圖9 一種多片式高壓驅動電路

4.2.2 摻雜優化技術

通過改變高場區附近的雜質分布，優化摻雜濃度可降低電場峰值，亦有利于削弱HVI 引入電荷對結構耐壓的降低。FLACK 采用結終端擴展（JTE）結構，通過優化P-降場層的摻雜濃度來降低高壓互連線對RESURF 二極管的影響，其結構如圖10 所示[74-75]。借助二維數值仿真，獲得了優化的P-降場層濃度。在HVI距離硅表面分別為5 μm 和3 μm 的情況下，具有優化濃度P-結構器件的擊穿電壓比理想二極管僅降低了18%和37%，相較之下，傳統結構擊穿電壓降低了38%和54%。DE SOUZA 提出線性變摻雜 (LVD)P-層雙RESURF 橫向功率器件結構[76]，通過數值仿真研究了高壓互連線對單RESURF LDMOS、均勻P-層雙RESURF LDMOS、LVD P-層雙RESURF LDMOS 擊穿特性的影響，雖仿真得到了640 V 具有HVI 的均勻P-層雙RESURF LDMOS，但未見實驗報道。

圖10 具有JTE 結構的RESURF 二極管剖面圖

4.2.3 場板屏蔽技術

眾多學者采用一系列的場板技術降低HVI 對高壓器件擊穿特性的影響，主要包括：溝阻場板(CS-FP)、單層多浮空場板[77-79]、多層多浮空場板[80-82]、卷形阻性場板(SRFP)[83]和偏置多晶場板(BPFP)[84]。在600 V 以上級的互連技術中，多層多浮空場板和SRFP技術為超高壓集成電路產品的量產技術。

MARTIN 介紹了其開發的第二代全集成850 V NMOS 器件，如圖11（b）所示。與圖11（a）給出的第一代器件相比，其采用了雙層多晶浮空場板，并且P+區包圍了N+源區。對于無第二層多晶硅的器件，擊穿電壓從第一代的550 V 增加到660 V；在增加第二層多晶浮空場板后，器件擊穿電壓可提高到850 V。圖11（c）為圖11（b）的浮空場板電路等效圖，增加的第二層浮空場板可以是多晶場板也可以是金屬場板，圖中忽略了浮空場板到P-襯底的電容，并且假設金屬線上的電壓與漏極電壓一致。按照浮空場板與漏極橫向坐標的遠近，將浮空場板分別標為1～n 號場板，最近的為1號場板，最遠的為n 號場板，等效電路圖中的電容ak（k=1,2,…,n）代表金屬線與第k 號場板之間的電容，等效電路圖中的電容bk（k=1,2,…,n-1）代表第k 號場板與第k+1 號場板之間的電容，等效電路圖中的電壓Vk（k=1,2,…,n）代表電容ak兩端的電壓差。雙層浮空場板結構通過浮空場板以及浮空場板之間的電容耦合作用屏蔽高壓互連金屬線的高壓影響，在襯底表面實現近似線性的電勢變化，從而有效地優化了襯底表面的電場分布，改善器件擊穿電壓及可靠性。

圖11 浮空場板結構及等效電路

ENDO 提出如圖12 所示的SRFP 結構，其在場氧層上引入卷形阻性多晶硅場板，實現了500 V、1 A 的高壓集成電路和580 V 的高壓器件[83]。對于無SRFP的傳統結構，器件易在柵極場板末端發生擊穿，且擊穿電壓會因金屬和漂移區的寄生電容充電而從280 V漂移到470 V。而采用SRFP 結構后，電壓漂移現象被避免。但SRFP 器件在承受高壓時，卷形阻性場板雖然為高阻材料，但仍然會存在微小的漏電流。

4.2.4 自屏蔽技術

FUJIHIRA 提出一種自屏蔽的高壓內互連技術[85-86]，針對高壓柵驅動電路的典型應用，從根本上避免了HVI 對器件擊穿電壓的影響。該結構不需要額外的互連屏蔽結構，其擊穿特性僅取決于器件PN 結的耐壓。基于自屏蔽的N 型、P 型橫向高壓器件，實現了1000 V 以上的高壓集成電路。圖13(a)給出了傳統的高壓集成電路結構，高壓互連線跨過電平位移器件的漂移區和高壓結終端（HVJT），導致高壓結構的擊穿電壓降低。而對于如圖13(b)所示的自屏蔽高壓集成電路結構，高壓互連線為內互連，沒有跨過器件漂移區和高壓結終端，從根本上避免了高壓互連線帶來的不利影響。

圖12 具有SRFP 結構的二極管

圖13 高壓集成電路結構

KIM 提出一種新的隔離自屏蔽結構，消除如圖14所示的傳統自屏蔽結構中LDMOS 與高端控制部分的泄漏電流問題，通過在高端區增加高摻雜的N 型埋層，實現dV/dt 為65 kV/μs 的600 V 高端IGBT 驅動電路[87]。圖15(a)給出了隔離自屏蔽結構的平面圖，圖15(b)給出了圖15(a)中aa'剖面結構圖。隔離自屏蔽結構在LDMOS 和高端控制部分間增加了由P-bottom和P-top 形成的P-isolation，利用P-isolation 和N-epi的反向偏置，消除傳統自屏蔽結構中的漏電流通路。通過增加N 型埋層，增強隔離區P-bottom 的耗盡，并提高高側器件的穿通擊穿電壓，增強高側電路的dV/dt能力。隨后，KIM 基于600 V 高低壓兼容工藝，通過修改P 型襯底電阻率、P-isolation 劑量和高壓互連線距硅表面的介質厚度，在200 Ω·cm 的P 型襯底材料上實現基于隔離自屏蔽結構的1200 V 互連技術[88]。

圖14 傳統自屏蔽結構漏電流問題示意圖

圖15 隔離自屏蔽結構

電子科技大學設計并實現一種1P1M 耦合式C型（Coupled）高壓電平位移結構，通過引入接GND、VB的柵、漏金屬場板高壓結終端結構代替部分多晶場板高壓結終端，巧妙地保留了原有的耐壓場板，避免了電路中兩個poly 硅柵LDMOS 的短接。該1P1M 耦合式C 型高壓電平位移結構避免了常用S 型結構中LDMOS 漏極HVI 跨過器件源側及高壓結終端時的兩處高場區，以直接耦合式實現了高壓電平位移和高低壓隔離，且減小了芯片面積[89]。

4.3 抗dV/dt 技術與di/dt 技術

在功率系統工作時，高壓的變化會產生很強烈的dV/dt 問題，實驗表明多數的高壓柵驅動電路失效和損壞主要是由于dV/dt 問題所導致。其中高的dV/dt 不僅是在功率開關上產生誤控制信號從而導致功率管誤開啟，高的dV/dt 對于柵驅動電路內部也會導致誤脈沖信號。因高壓柵驅動電路結構上的特殊性，這些誤脈沖信號會導致驅動電路輸出偽開啟信號，導致功率管誤開啟。采用脈沖濾波技術和具有共模抑制能力的三LDMOS 電平位移技術可以在一定程度上抑制上述現象的發生。但是，帶來的不利因素是驅動電路功耗增加、傳輸延遲時間受限。因此，濾波時間和窄脈沖時間的選擇需要綜合實際應用需求加以考慮。抗dV/dt關鍵技術包括芯片內部和芯片外部不同的技術，主要包括驅動電流的Slope 控制、功率開關的柵漏Miller電容的減小（采用Split 柵）、采用快恢復二極管續流、電壓箝位等[90-92]。

而di/dt 問題主要帶來VS出現負電壓的情形，導致高壓柵驅動電路閂鎖，從而導致高壓柵驅動電路燒毀，通常需要在工藝和器件層面，乃至版圖層面加以考慮。在集成電路中恰當引入泄流路徑和進行電壓箝位能在一定程度上抑制上述現象的發生。另外，功率開關回路和自舉回路的恰當設計也是必須的[93-94]。感性負載中VS負電壓產生的原理以圖16 的典型半橋電路予以說明。該電路中寄生電感主要是源于功率器件封裝時的引線電感以及在PCB 排版時的走線電感，在圖中用LC和LE表示，當上管導通下管關斷時，電流從母線電壓HV 通過上管流向負載；之后若上管關斷，因為流經感性負載的電流不能發生突變，則電流方向會暫時轉換為從下管的體二極管續流流向負載，導致在VS腳和GND 之間出現了一個負電壓，回路的寄生電感越大，電流的變化率越大，則VS腳產生的負壓越大。

圖16 瞬時VS變化過程

4.4 抗閂鎖技術

與CMOS 工藝相同，閂鎖效應也是高壓功率集成電路中普遍存在的可靠性問題之一。由于BCD 工藝集成了BJT、CMOS、DMOS 以及它們的隔離結構，不可避免的會存在寄生P-N-P-N 可控硅結構，為閂鎖效應的發生提供了可能。當滿足觸發條件，則會使寄生可控硅結構導通，兩個寄生雙極型晶體管形成正反饋電流通路，導致大電流通過，使芯片發熱燒毀，帶來嚴重危害。為避免閂鎖效應的發生，版圖設計優化是BCD 工藝常見的加固方法，與CMOS 設計類似，優化布局控制不同器件之間的間距以避免閂鎖發生。此外，在閉鎖路徑中添加Well Pickups 結構或插入雙保護環是較常見的解決方案，還可以加入主動保護環電路來抗閂鎖[95]。圖17 給出了BCD 集成工藝中的保護環結構以及閂鎖路徑示意圖[96]。

圖17 BCD 集成工藝中的保護環結構以及閂鎖路徑

4.5 版圖技術

功率IC 版圖設計應當綜合考慮各方面的因素，包括器件自身特性以及高壓和低壓器件之間的相互影響等，涉及器件的終端結構、寄生參數、噪聲、ESD 能力、閂鎖效應和隔離等方面[97-104]。

功率管的版圖一般有圓形、跑道形、叉指狀等形狀，叉指狀版圖如圖18 所示。對于高功率大電流的器件通常會采用叉指狀版圖，器件具有較大的寬長比。叉指狀版圖中存在以源極為中心的終端區域以及以漏極為中心的終端區域，需要單獨的優化設計，否則會致使在這部分區域發生小曲率結或由于直道區和終端區電場不連續造成的提前擊穿問題[105]。

圖18 叉指狀高壓LDMOS 器件版圖結構

對于圖18 中的叉指狀高壓LDMOS 器件版圖結構，由于器件較長，會存在長的多晶硅柵極。通常來說，多晶硅柵作為版圖中的電極，方塊電阻通常為10～30 Ω，相比于金屬，多晶硅的方塊電阻較大，則在叉指狀的器件版圖結構中，較長的多晶硅會導致較大的多晶硅柵電阻，則在離多晶硅柵極輸入信號位置較遠處會出現多晶硅柵下溝道的滯后開啟和滯后關斷的現象，從而造成整個器件不同溝道位置不均勻的開啟和關斷，進而影響器件的使用可靠性。為此，可以在多晶硅間續長度方向上不同位置打孔，通過金屬短接的方式來降低柵極輸入電阻。

而對于金屬連線而言，首先需要考慮因為電流過大將金屬線條熔斷，而造成短路現象，所以金屬線條的寬度通常要大于設計規則中定義的最小寬度。此外，對于版圖的設計尤其是對功率管的版圖而言，通常來說金屬比較薄，常為1～2 μm，當有源區的電阻較小的時候，金屬上的壓降是不可以忽略的。因此，人們采用多層金屬布線以及厚金屬的方式來進一步降低源漏之間的電阻。在滿足電流要求的情況下，還可以通過以下幾種方式降低金屬電阻：一個是采用并聯布線的方式，將金屬重疊形成并聯結構，不僅大大降低了電阻也節省了一定的面積，另一個是在滿足設計規則的情況下盡可能地多打接觸孔，或者打長條型的孔，通過接觸孔并聯的方式降低接觸孔金屬電阻。

5 展望

伴隨半導體工藝特征尺寸的不斷縮小，制造成本呈指數上升。隨著線寬接近納米尺度，量子效應越來越明顯，同時芯片的泄漏電流也越來越大，導致微電子產業從“摩爾定律”時代逐漸向“后摩爾”時代遷移。“后摩爾”時代中的“More than Moore”概念，使得功率集成電路在集成電路領域所扮演的角色越來越重要。此外，隨著電子應用多元化與多樣性的發展，要求電子系統的“重要”組成部分——功率集成電路具有更高的性能，這一要求正促使著相關微電子技術的發展。另一方面，微電子工藝的進步、功率器件特性的改進以及新型器件的出現，又不斷地加速著功率集成電路技術的進步。因此，未來功率集成電路將會對工藝、器件、核心芯片、系統拓撲及EDA 軟件等方面提出越來越高的挑戰。

實際的應用需求是功率集成電路技術進步的源動力。如何進一步提高功率集成電路的功率容量（提高耐壓、電流）、提高工作頻率、降低損耗、提高可靠性以及完善功能等指標，始終是功率集成電路發展的目標。近幾十年來，新原理、新技術、新材料的不斷提出和使用，使得功率集成電路技術有了長足的發展。目前，功率集成電路的工作電壓等級已從幾十伏提高到上千伏，同時在小尺寸的節點中進行了電壓拓展；電流能力從毫安級或安培級提高到幾十安培級，甚至向百安培級發展；由功率集成電路構成的功率變換系統的效率也顯著提升；同時越來越多的功率集成電路開始支持數字接口和協議。在功率集成電路技術領域，一系列的突破性技術進步呼之欲出。可以預見未來功率集成電路技術仍將有巨大的發展，高功率密度、高速、更加智能化的功率集成電路將層出不窮。

5.1 低Qg技術

功率器件在高頻運行下的功率損耗可分為導通損耗、柵極驅動損耗和開關損耗三部分[106]。導通損耗與Ron,sp有關，柵極驅動損耗則主要與總的柵極電荷量Qg成正比，開關損耗隨著上升和下降時間的增加而增大，也是由Qg決定。由于開關頻率高，低壓功率器件的Qg被廣泛研究來降低柵極驅動損耗和開關損耗[107-114]。然而，由于在一般的AC/DC 開關應用中，高壓集成功率器件的工作頻率一般都在200 kHz 以下，因此柵極驅動損耗和開關損耗并不是主要考慮的問題，早期主要的研究集中在降低導通損耗上。而隨著應用頻率的提升，如基于硅材料的功率集成器件達到1 MHz 甚至10 MHz 以上的應用，則Qg的影響會更為顯著。因此，當導通損耗不斷減小時，Qg的進一步減小可有助于由于頻率增加而帶來的開關損耗的降低，所以如何進一步降低Qg，從而降低器件的柵極驅動損耗和開關損耗，將會是未來功率集成器件及電路繼續發展的方向之一。

5.2 GaN、SiC 功率器件及其集成技術

大功率、高頻、高壓、高溫及抗輻照等應用需求的增長，催生寬禁帶器件等新型器件的出現。這為“More than Moore”的實現提供了無限的想象空間。毫無疑問，GaN 和SiC 等新型器件及其集成工藝將成為未來功率集成領域的研究熱點[115]。

傳統的硅功率器件的效率、開關速度以及最高工作溫度已逼近其極限，而寬禁帶半導體（如GaN、SiC）成為應用于功率管理的理想替代材料。相對于傳統硅技術，GaN 電子器件具有更高的開關速度、更低的導通損耗以及更高的工作溫度。目前，對GaN、SiC 高壓功率器件的研究集中在分立器件上，但是GaN 等材料的功率集成技術已被證明是可行的并有產品推出。高度集成化的GaN 功率管理系統將實現傳統硅功率芯片難以達到的工作安全性、工作速度及高溫承受能力，它是未來功率集成技術發展的重要方向。例如小米公司推出的65 W 氮化鎵充電器的核心器件采用的是納微半導體的氮化鎵功率IC NV6115 和NV6117，這兩款芯片內置驅動器以及復雜的邏輯控制電路，針對高頻、軟開關拓撲進行了優化，其導通電阻分別為170 mΩ 和120 mΩ，耐壓為650 V，支持2 MHz 開關頻率。這款65 W 氮化鎵充電器與傳統產品相比，在尺寸相同的情況下，充電速度提高了3 倍，充分顯示了GaN 材料的巨大潛力。

5.3 部分SOI

SOI 材料雖然可以實現全介質隔離，具有無閂鎖效應、寄生電容小、漏電低等優點，但是自熱效應和縱向耐壓較低的問題還是在一定程度上限制了SOI 器件的發展[116-117]。部分SOI 結構的提出不僅改善了SOI器件的自熱問題和縱向耐壓問題，還保留了SOI 材料中高壓功率器件和低壓CMOS 電路兼容的優勢，具有非常好的發展潛力[114,118-120]。當SOI 材料越來越便宜時，其獨特的優勢可在功率半導體領域具有更為廣泛的應用。

6 結束語

本文介紹了典型功率集成器件LDMOS 和LIGBT 結構，功率集成電路工藝以及其他一些功率集成關鍵技術，由它們支撐實現的功率集成電路在消費電子、汽車電子、顯示驅動、LED 照明、航空航天和軌道交通等領域均有著廣泛的應用，本文提到的許多技術方法已成功應用于各類商用的電子系統。隨著人們對單片功率和開關性能等的需求越來越高，相信未來低Qg技術、GaN 和SiC 器件及其功率集成技術以及部分SOI 技術等創新性的技術將會在“后摩爾”時代有著更廣泛的應用，從而幫助人們設計出性能更優越、成本更經濟的功率集成電路，更好地服務于日益增長的功率半導體市場。