小型化寬帶細步進頻率合成器設計

王文凱

（西南電子技術研究所，四川成都 610036）

在超外差體制通信偵察系統中，寬頻帶、細步進、低雜散頻率合成器在系統應用中是必不可少的組成部分，得到了廣泛應用并被提出了越來越高的要求。在通常的多環設計方案中，DDS+PLL 的實現方案得到了廣泛應用，其中DDS 提供細步進頻率，與PLL 產生的寬帶信號進行混頻，經過濾波后輸出，以實現寬帶細步進頻率合成器的設計。該方案通常需要3 個甚至3 個以上鎖相環實現，在現實應用中較難實現小型化、輕量化設計，且由于DDS 自身功耗高而導致系統功耗較大[1-3]。故文中提出了一種通過改變副環輸出頻率作為主環的參考信號，通過使用鑒相頻率原理環路帶寬轉折點，并合理避開Delta-sigrma產生小數雜散的雙環設計方案，實現小型化、寬頻帶、細步進頻率合成器的設計[4-5]。

1 設計原理

1.1 單環PLL頻率合成器

基本的單環頻率合成器（PLL）由鑒相器（PD）、環路濾波器（LF）、壓控振蕩器（VCO）和反饋可變分頻器（需要時）4 部分組成，單環頻率合成器基本原理框圖如圖1 所示[6]。其中，可變分頻器通常集成在鑒相器芯片中，可通過程序根據需要控制其分頻比，但當壓控振蕩器反饋頻率高于鑒相器最高工作頻率時，需要外置分頻器以使反饋頻率滿足鑒相器最高工作要求，以使鑒相器正常鑒相。PLL 系統為一個負反饋控制系統，PLL 的帶內相位噪聲計算公式如下：

其中，PNfloor為PLL 最終輸出相位噪聲，FloorFOM為鑒相器歸一化噪底，fpd為鑒相頻率，單位為Hz，N=fvco/fpd為分頻比，fvco為VCO 輸出頻率。

圖1 單環PLL原理框圖

單環PLL 為了降低頻率最小步進，提高頻率分辨率，只有通過降低鑒相頻率實現。通常環路帶寬要求取到鑒相頻率的1/10～1/20，故環路帶寬變窄，能夠對雜散抑制起到更好的抑制作用；但由于環路帶寬過窄，因此大大延長了系統的跳頻時間，同時提高了分頻比N。由式（1）可知，N數變大，相位噪聲被嚴重惡化。可以看出，單環PLL 頻率分辨率、雜散抑制、跳頻時間與相位噪聲等技術指標是相互制約的。

1.2 雙環PLL頻率合成器

雙環PLL 頻率合成器[7]有多種實現形式，其中比較常用的有DDS+PLL 組合和PLL+PLL 組合，其中PLL+PLL 雙環組合具有功耗低、體積小、重量輕和頻率分辨率高等優點，得到廣泛應用。文中方案選用的實現結構即為PLL+PLL 雙環結構，其設計思想是，副環采用集成鎖相芯片HMC835LP6GE[8-9]，該芯片是HITTITE 公司推出的一款新型的頻率合成芯片，包含除環路濾波器外的獨立PLL、可變輸出分頻器（1,2,4…,60,62），既可以實現整數鎖相功能，也可以實現小數鎖相功能，具有優異的相噪指標；主環采用基于鑒相器HMC704LP4E 的常規單環設計，該器件采用SiGe biCMO 結構，集成了一個低噪聲數字鑒相器，可精確控制電荷泵、參考分頻器R、可編程分頻器N，是一款低噪聲小數分頻芯片；HMC704LP4E 的最高工作頻率高達8 GHz，具有整數和小數兩種工作模式。

2 雙環PLL頻率合成器設計方案

2.1 設計目標

由于某機載工程項目需要完成一高性能小型化寬帶細步進頻率合成器，下面以該工程項目設計過程和方法為例，介紹基于PLL+PLL 雙環鎖相環技術設計的工作原理和最終產品性能。

該工程實例的主要技術指標要求如下：

輸出頻率：3.7～6.8 GHz；

輸出電平：16 dBm±2 dB；

跳頻步進：1 MHz；

跳頻時間：小于等于200 μs；

雜散抑制：小于等于-70 dBc；

相位噪聲：小于等于-100 dBc/Hz@10 kHz。

2.2 設計方案

經過方案對比，為了同時滿足細步進、低雜散、低相位噪聲和小型化、輕量化的設計要求，項目采用雙環PLL 頻率合成技術實現，工作原理如圖2 所示。

圖2 雙環PLL頻率合成器工作原理圖

由雙環PLL 頻率合成器組成的電路結構可以看出，該方案采用雙環小數PLL 頻率合成方案，兩個環路均采用小數PLL。副環利用外部輸入100 MHz的參考信號鎖相到該器件的輸出頻率3 500 MHz/3 900 MHz 兩個頻點，然后通過器件內部可編程分頻器對上述兩個頻率進行編程分頻作為副環最終輸出頻率，選擇3 個70 MHz 左右、有一定頻率間隔的頻點作為輸出頻率，分別為3 500/48=72.916 MHz，3 500/50=70 MHz，和3 900/54=72.222 MHz；輸出信號經過五階LC 濾波器濾除其輸出諧波，以免由于進去主環鑒相器的諧波無法達到其對該指標要求而導致系統低溫失鎖；主環以副環的輸出頻率作為主環的參考頻率，在避免雜散的同時提高相位噪聲，最終實現小型化寬帶細步進頻率合成器。

該雙環PLL 方案的主要優點是利用副環輸出的3 個不同鑒相頻率作為主環參考信號，使小數工作模式產生的雜散信號落在環路帶寬以外，由于環路濾波器具有低通特性，故能有效抑制雜散信號。另外，相比于100 MHz 參考信號直接2 分頻得到50 MHz 的鑒相頻率，該方案副環為主環提供了更高的鑒相頻率，使得N值減小，根據式（1）可知，N數減小，能夠有效改善相位噪聲指標。

鎖相環的相位噪聲主要由晶振倍頻后相位噪聲輸出和鑒相器噪底倍頻后的相位噪聲輸出的較差值決定。由于系統提供的晶振水平高于正常水平，故該雙環PLL 頻率合成器相位噪聲由鑒相器噪底倍頻后的相位噪聲決定。該方案所選用鑒相器HMC704 LP4E 的歸一化噪聲基底為-233 dBc/Hz，經過分析計算，該雙環PLL 頻率綜合器在以副環輸出62.5 MHz作為主環鑒相頻率，輸出6 800 MHz 時相位噪聲指標最差。輸出相位噪聲為：-233+20lg（6 800/72.222）+10lg（7.222 2×107）=-106 dBc/Hz@10 kHz。考慮閃爍噪聲和電路中其他器件熱噪聲以及工程實現性，實際信號相位噪聲輸出滿足-100 dBc/Hz@10 kHz 技術指標要求。

3 雙環PLL 頻率合成器的電路設計與仿真

3.1 副環電路設計

由于HMC835LP6GE 為內部集成鑒相器和壓控振蕩器的高度集成芯片，因此只需要在外圍增加環路濾波器即可形成完整的鎖相環單環電路。

該方案環路帶寬選取400 kHz 左右，副環參數仿真結果如圖3 所示。由于3 500 MHz/3 900 MHz 這兩個頻點分別在內部兩段壓控振蕩器中，該環路帶寬可以減小兩點的調頻跳頻時間，總跳頻時間為分段壓控振蕩器選段時間50～60 μs 加上鎖相環跳頻時間約30 μs，總時間為80～90 μs。

圖3 副環參數仿真結果

副環相位噪聲結果如圖4 所示，由于分頻會對相位噪聲優化，優化值為20*lg(3 500/48)-34 dB，故副環最后輸出相位噪聲約為-144 dBc/Hz@10 kHz，基本與恒溫晶振輸出水平相當，對雙環PLL 的最終相位噪聲輸出沒有影響[10]。

圖4 副環相位噪聲結果

3.2 主環電路設計

主環選取HMC704LP4E 作為鑒相器[11-12]，采用常規單環鎖相環技術，由于副環輸出的3 個頻點相差不大，故可按中間頻點72.222 MHz 作為參考輸入頻率進行環路電路設計。由于主環壓控振蕩器采用中電13 所寬帶小型化產品HEV3768-1，該器件體積只有5×7×1.8 mm3，該定制化器件性能指標可達到國際先進水平且不需要內部分段，電調電壓僅需要18 V 即可滿足全頻段覆蓋。由于需要提高電調電壓范圍，所以文中方案采用有源濾波器設計，環路帶寬約取400 kHz 左右，主環參數仿真結果如圖5 所示。由于不需要進行壓控振蕩器選段，因此跳頻時間僅為單環自身完成跳頻鎖定時間，約35 μs 左右。

由于總跳頻時間為副環環路跳頻時間+主環環路跳頻時間+單片機軟件解析時間，因此,根據經驗，單片機時鐘頻率選取4 MHz，軟件解釋時間約為20 μs，故總跳頻時間約為90+35+20=145 μs。

該雙環頻率合成器最終相位噪聲仿真曲線如圖6 所示，由曲線可以看出，仿真結果與計算結果基本一致，約為-106 dBc/Hz@10 kHz。

3.3 結構設計

圖5 主環參數仿真結果

圖6 相位噪聲仿真曲線

在單環設計中，由于腔體內部頻率較少，故對結構設計要求不高；但在該方案中，由于采用了雙環設計，該頻率合成器中含有兩個環路，因此所包含的頻率較多，內部具有100 MHz 參考信號及其多次諧波分量、副環基本頻率、經過內部可編程分頻器輸出的分頻輸出頻率，還有主環輸出頻率等多種頻率。如果布局不合理，則會導致不同信號之間串擾，在空間進行耦合、交調，從而產生雜散信號。該雙環PLL 頻率合成器電路結構設計較復雜，為了達到更好的雜散抑制指標，對主環和副環電路要進行完全隔離，并使副環在印制板上的位置盡量遠離主環，以保證副環輸出頻率不與最終輸出頻率在空間交調進而產生雜散信號。另外，在副環輸出端增加LC 低通濾波器，除對副環輸出頻率濾波外也對參考信號100 MHz多次諧波進行濾波，從而減少頻率在路上耦合交調產生雜散信號。該雙環頻率合成器最終內部電路布局結構如圖7 所示，最終結構尺寸為60×36×8.5 mm3，達到了小型化設計要求。

圖7 內部布局圖

4 電路調試與測試結果

鑒于前期對技術指標考慮充分，設計方案合理，仿真準確，結構布局考慮充分，實現可行性高，相位噪聲能夠很好地滿足技術指標要求，全頻段優于-105 dBc/Hz@10 kHz。在相位噪聲最差輸出點為6 800 MHz，測試曲線如圖8 所示。

圖8 相位噪聲測試曲線

主環的參考信號為3 個不同頻點，在調試時應避免小數雜散落入環路帶寬以內從而產生雜散信號，影響輸出指標，對主環參考信號的選擇是調試的難點和重點[13-14]。為了減小調試量，采取用單片機編程對易產生雜散的頻點進行掃描測試，主要集中在參考信號整數倍偏移1 MHz 處和鑒相頻率整數倍偏移1 MHz 處，同時在算法上對輸出頻率與3 個頻點鑒相頻率整數倍進行比較[15-16]，選擇相差最遠的一個副環輸出頻點作為參考頻率，使小數交調雜散盡可能遠離主頻信號，環路濾波器能更好地起到抑制作用，從而保證整個頻帶內雜散抑制滿足70 dBc 的技術指標要求。雜散抑制測試曲線如圖9 所示。

圖9 雜散抑制測試曲線

通過不斷測試和改進，該頻率合成器各項技術指標最終測試結果如表1所示，均滿足技術指標要求。

表1 頻率合成器測試結果

5 結論

文中詳細論述了通過雙環PLL 頻率合成技術實現小型化、寬頻帶、細步進、輕量化高性能頻率合成器，在實現≤-70 dBc 的低雜散要求的同時，相位噪聲可達-105 dBc/Hz@10 kHz，且體積只有60×38×8.5 mm3，達到了高質量頻率合成器的設計要求，很好地滿足了系統指標要求，具有很好的應用前景。