一種低功耗K頻段低噪聲放大器*

(中國西南電子技術研究所，成都 610036)

0 引 言

低噪聲放大器(Low Noise Amplifier,LNA)是接收機的重要部件，其噪聲系數(Noise Figure,NF)、增益和線性度等指標直接影響接收機的整體性能。衛星通信對地面或機載接收機的LNA性能提出了很高的要求，因為衛星發射的信號到達用戶端時功率微弱，且信噪比低，需要LNA具備很低的噪聲系數[1-3](通常要求小于2 dB[3])和高增益(大于20 dB)；另外相控陣接收機以及移動衛星通信設備都要求低噪聲放大電路具備低功耗的特性。

鍺硅(Silicon Germanium,SiGe)雙極型互補金屬氧化物(Bipolar Complementary Metal Oxide Semiconductor,BiCMOS)工藝，相較于III-V族半導體工藝，具有更高的電路集成度和更低的量產成本；對比硅CMOS電路，具有更高的輸出功率，因此近年來隨著SiGe BiCMOS工藝的不斷進步，其在微波和毫米波集成電路領域獲得了廣泛的應用[4-5]。但由于硅襯底的導電特性，片上無源元件的品質因數(Quality Factor,Q值)低，高頻條件下電路損耗大，極大制約了SiGe BiCMOS電路的性能，特別是導致更高的電路噪聲系數[6]。目前硅基電路設計一般采用在無源器件下方鋪設接地金屬平面，以屏蔽電磁場進入硅襯底[7]。該方法能在一定程度上提高器件Q值，降低損耗。但對于片上螺旋電感這種占用很大芯片面積的無源器件來說Q值改善有限，因為首先硅襯底上的接地金屬由于制造工藝制約不能使用實心地，只能用金屬網格代替，其電導率不高，有電阻效應，電磁屏蔽效果較理想情況差；另外，襯底損耗與元件的面積直接相關[7]，電感面積大，損耗明顯。電感是射頻微波集成電路設計必需的元件，提高電感Q值降低損耗是硅基電路設計中的一個困難課題。衛星通信使用的K頻段[8]頻率較高，上述問題較為突出，已報道的SiGe BiCMOS LNA，僅有少數在20 GHz實現了2 dB以下的噪聲系數[1-2]，但這些LNA的電路功耗大，導致其不適用于對功耗有較高限制要求的應用場合。

本文基于0.13 μm SiGe BiCMOS工藝設計并制作了一種共射極(Common Emitter,CE)-共射共基極(Cascode)級聯的兩級低噪聲放大器。通過優化第一級共射極異質結雙極晶體管(Heterojunction Bipolar Transistor,HBT)的尺寸，實現輸入匹配、噪聲系數以及電路功耗的均衡。在此基礎上，本文提出利用SiGe BiCMOS工藝的硅通孔(Through Silicon Via,TSV)替代傳統的螺旋電感，作為K頻段共射放大器的射極退化電感，以降低LNA整體噪聲系數。仿真結果表明在20 GHz，同等電感值條件下，相比傳統螺旋電感，該方法不僅顯著減小了電感占用面積，還可使電感的Q值提高120%，由此帶來約0.1 dB LNA噪聲系數的改善。

1 工藝及整體設計

BiCMOS射頻和毫米波LNA通常采用CE或Cascode結構。共射晶體管的小信號模型如圖1所示。

圖1 共射極晶體管小信號模型

Cascode結構也可以用該模型進行分析，這是因為可將共基極放大管視為共射極管的負載。該模型包含了晶體管外的輸入串聯電感Lb、射極退化電感Le和負載RL；在晶體管內部，Rb為基極電阻，Cbe和Rbe分別為基極-射極電容和電阻，Cbc為基極-集電極電容，gm為跨導。該結構的輸入阻抗Zin可表示為[9]

(1)

從式(1)可知，調諧Le可使Zin的實部等于50 Ω，調諧Lb可消除Zin的虛部，從而實現LNA輸入阻抗匹配。另外一方面，在集電極電流密度Jc為常數的情況下，HBT的最佳噪聲源電阻Rs,opt與射極長度成反比關系[10]，可通過調諧晶體管的尺寸使Rs,opt=50 Ω，但在這一過程中，Zin也會發生改變，因此設計方法是首先確定HBT的最佳噪聲電流密度Jc,opt(或工作電流密度Jc,bias)，然后調整晶體管尺寸，使Rs,opt接近50 Ω，最后調諧Le和Lb，使Zin=50 Ω，同時實現輸入阻抗匹配和最佳噪聲匹配。設計的關鍵在于確保Le和Lb具有高Q值，從而在調諧電感值時不改變Rs,opt的值，并減小電感損耗帶來的放大器噪聲性能損失[3]。

LNA使用0.13 μm SiGe BiCMOS工藝設計制造，該工藝提供6層金屬，工藝截面圖如圖2所示，其中M6厚度達4 μm，用于信號傳輸線和螺旋電感布線，以降低金屬損耗。

圖2 0.13 μm SiGe BiCMOS工藝截面示意圖

在20 GHz條件下，分別使用提取了版圖寄生效應的CE結構(尺寸為0.13 μm×5 μm×3)和Cascode結構(其共射和共基極管的尺寸均為0.13 μm×5 μm×3)對該工藝HBT晶體管的最小噪聲系數(Minimum Noise Figure,NFmin)與集電極電流密度Jc關系進行仿真計算，結果如圖3所示。從圖中可以看出，CE管在Jc≈0.25 mA/μm時具有最小NFmin，約0.9 dB；Cascode管在Jc≈0.45 mA/μm時具有最小NFmin，約1.5 dB。LNA需采用兩級放大的形式實現大于20 dB的增益，根據圖3分析結果，為了獲得最佳的噪聲性能，LNA第一級需采用CE結構。偏置點選取在比Jc,opt稍大的Jc,bias=0.45 mA/μm，以提高第一級放大器的增益，抑制第二級放大器的噪聲。如圖3所示，在該偏置條件下，第一級CE晶體管的NFmin仍然小于1 dB。

圖3 0.13 μm SiGe BiCMOS HBT NFmin和Jc關系曲線(頻率20 GHz，環境溫度27 ℃)

最終電路設計如圖4所示，LNA采用兩級放大結構，第一級放大器采用CE結構(Q1)，第二級采用Cascode結構(Q2和Q3)。LNA輸入和輸出焊盤采用了接地電感形式的靜電釋放(Electro-Static Discharge,ESD)保護措施，1.6 V電源電壓VDD加電焊盤采用ESD二極管保護。上述三個焊盤通過金絲鍵合到外部印制電路板(Printed Circuit Board,PCB)以供芯片測試和使用。Rc1、Lc1和Rc2、Lc2分別是第一級和第二級放大管的饋電電阻和電感，使用電阻電感并聯的形式以擴展放大器的帶寬，提高增益平坦度；R1、L1和C1為穩定第一級放大器的并聯枝節；R2、L2和C2除穩定整體放大器外，還兼具輸出匹配的作用；Cinter和Linter分別是級間匹配電容和電感；Rbias為第二級Q3晶體管的基極偏置電阻。Cin和Cout分別是輸入和輸出端的隔直兼匹配電容。圖4中的偏置模塊為一恒定跨導偏置電路[11]，其為兩級放大器基極提供偏置饋電。

圖4 兩級低噪聲放大器原理圖

經優化，LNA第一級Q1的尺寸設定為5 μm×3，在Jc,bias=0.45 mA/μm條件下，其Rs,opt≈63 Ω。此時等噪聲圓圖顯示當放大器接50 Ω源阻抗時，噪聲系數為1.35 dB。進一步增大射極長度，雖能使Rs,opt更接近50 Ω，降低匹配后的放大器噪聲系數，但會導致電路功耗上升及增益下降。在1.6 V偏置條件下，第一級集電極電流約為7 mA，Jc約0.46 mA/μm。第二級Q2和Q3的尺寸均為5 μm×2，同樣偏置在Jc=0.45 mA/μm附件，電流4.46 mA。包含偏置電路在內，LNA總工作電流約13 mA，功耗約21 mW。LNA電路元件取值如表1所示。需要注意的是由于工作頻率高，片上電感和傳輸線等無源元件以及片外的鍵合金絲都需要電磁場(Electromagnetic Field,EM)仿真以確定其真實性能，本文使用HFSS高頻仿真工具完成該工作。

表1 LNA電路元件取值

2 高Q值退化電感設計

如前所述，提高電感的Q值對提高LNA噪聲性能具有重要的意義。Lb和Le是兩個關鍵電感，因為Lb是LNA輸入端的無源器件，其插損值會直接疊加到LNA的整體噪聲系數中；Le起負反饋的作用，如果Q值低，對功率匹配及噪聲匹配都會產生較大影響。

Lb采用M6層金屬導帶設計，以減小金屬導體電阻。為了降低電磁場耦合到硅襯底造成的損耗，在Lb導體下方采用網格地結構，網格地使用M1層金屬鋪設，達到屏蔽效果。Le也可以采用螺旋電感實現[10]，在K頻段因為LNA需要的退化電感值較小，如圖5(a)所示，使用0.5圈螺旋即可實現72 pH的電感值。螺旋線寬15 μm以降低導體電阻，其RFin端接晶體管射極，另一端接電感外圍的地[10](圖中未顯示)。其缺點是螺旋電感占用較大的芯片面積(110 μm×120 μm)，為了放置下該電感，需要額外增大芯片面積；另外根據EM仿真，如圖6(b)所示，這種結構在20 GHz的Q值仍然較低，僅7.6。針對上述螺旋電感的不足，利用TSV自身的電感效應，設計了如5(b)所示的TSV電感作為LNA退化電感Le。電感一端由TSV連接芯片背面的地平面，一端由TSV頂部的金屬導帶引出，占用面積僅40 μm×50 μm，約是傳統螺旋電感面積的15%。如圖6所示，EM仿真結果表明，在5～50 GHz范圍內，其電感值變化比螺旋電感小，基本恒定在72 pH；在20 GHz，該TSV電感的Q值達16.7，相比圖5(a)螺旋電感Q值提高約120%。

圖5 電感結構示意圖(未顯示襯底介質)

(a)電感值

圖7展示了Le分別使用圖5(a)螺旋電感和圖5(b)TSV兩種電感時，LNA噪聲系數仿真結果。從圖中可以看出，在電感值均為72 pH的情況下，使用TSV電感作為退化電感，可使LNA整體噪聲系數降低約0.1 dB(其中，20 GHz處，NF從1.99 dB降低到1.89 dB)，結果說明提高退化電感Le的Q值，對降低LNA的噪聲系數具有實際意義。

圖7 使用兩種退化電感的LNA噪聲系數仿真結果對比(環境溫度27 ℃)

3 測試結果及分析

基于0.13μm SiGe BiCMOS工藝加工的LNA芯片照片如圖8(a)所示，芯片面積1 mm×1 mm。芯片放置在測試用PCB中心的開窗處，芯片和PCB均燒結在金屬鋁腔中。芯片輸入輸出G-S-G焊盤通過金絲分別鍵合到PCB 50 Ω共面波導G-S-G對應導帶上，共面波導通過K接頭(KFD5)連接外部測量儀器。VDD焊盤通過金絲鍵合到100 pF 芯片電容，再鍵合到PCB金屬導帶，最后通過穿心電容接1.6 V直流穩壓電源。小信號S參數和噪聲測量的原理框圖分別如圖8(b)和圖8(c)所示。為了準確測量LNA的噪聲系數，專門制作了去嵌用的PCB，用于去嵌接頭和PCB共面波導的影響。

測量時，矢量網絡分析儀校準到LNA腔體輸入輸出接頭處。在VDD=1.6 V，27 ℃條件下，LNA的小信號仿真結果和測量結果如圖9所示。從圖9(a)中可以看出，在10～40 GHz頻率范圍內，S參數的仿真結果和實測值相符，兩者之間偏差較小，這些偏差是由于仿真誤差、工藝偏差及測量誤差造成。測量結果表明，該LNA在18～21.3 GHz頻率范圍內增益大于等于23.3 dB，增益波動±0.41 dB，并具有優于-10 dB的輸入輸出回波損耗。S11在13～28 GHz頻率范圍內小于-5 dB，S22在10～24.2 GHz范圍內小于-10 dB。LNA在13.2 GHz具有最大增益25.6 dB，3 dB帶寬頻率覆蓋10～28.2 GHz。

噪聲系數仿真及測量結果如圖9(b)所示，測量值已去嵌接頭和共面波導的影響。測量時使用了恒溫載臺控制環境溫度，并利用金屬腔體屏蔽外界電磁信號以減小外部環境變化對測量的干擾。測量結果顯示在18～20.2 GHz頻率范圍內，LNA噪聲系數均小于2 dB，其中在20 GHz，噪聲系數為1.94 dB時，NF仿真結果和測量結果一致。圖9(b)中測量的噪聲系數在一些頻點上沒有隨頻率單調變化，這種測量結果的波動反映了晶體管內部載流子熱運動等隨機過程及外部環境對噪聲系數測量的影響。圖中的虛線為測量值的擬合曲線，反映了噪聲測量值的平均水平。從圖中可以看出在測量頻率范圍內，噪聲系數測量值的平均值隨頻率增大而變大。K因子由S參數計算獲得，其仿真值和實測值如圖9(c)所示，兩者均大于1，說明LNA無條件穩定，并且兩者隨頻率的變化趨勢也基本相符。K因子曲線不具單調性，在24～31 GHz之間，實測K因子較為接近1，提示可以改進設計以提高LNA在該頻段的穩定性。測量系統中的噪聲干擾導致了S參數測量值的起伏，進而使得根據實測S參數計算出的K因子在某些頻點上有跳躍性。

(a)S參數

使用信號源E8257D和頻譜儀N9030A進行功率測量。校準連接電纜線損后，在20 GHz，信號源輸出功率從-40 dBm開始逐步上升到-25 dBm，測得的LNA輸出功率如圖10所示，結果顯示LNA的輸入P-1 dB=-29.6 dBm。芯片工作時，測得總電流為13 mA，功耗21 mW。

圖10 LNA P-1 dB測量結果(VDD為1.6 V，環境溫度27 ℃)

表2總結了國內外NF在2 dB附近的K頻段SiGe BiCMOS LNA的性能，可以看出，在20 GHz、噪聲系數小于2 dB的LNA中，本文設計的LNA具有最低的功耗；對比噪聲系數大于2 dB的LNA，本文LNA在同等功耗前提下具有更高的增益和更低的噪聲系數。

表2 SiGe BiCMOS LNA性能對比

4 結 論

本文提出一種K頻段高增益低功耗LNA的設計方法。通過使用CE-Cascode級聯的兩級低噪聲放大器結構，優化CE輸入級晶體管尺寸，使LNA同時具備低噪聲系數、高增益和低功耗性能；利用SiGe BiCMOS工藝的硅通孔設計高Q值退化電感，相比使用傳統螺旋電感，降低了LNA噪聲系數。包括偏置電路在內的LNA總功耗等于21 mW，表明該LNA適合于對電路功耗有一定限制要求的衛星通信等K頻段接收機應用。