十年爭強逐鹿方寸間 以PPAC分析集成電路三巨頭的工藝制程

張平

英特爾、臺積電和三星是全球邏輯集成電路工藝制程最先進的三家廠商。從28nm時代開始，這三家廠商就在集成電路的工藝制程上你追我趕，并一直持續到即將到來的3nm階段。回顧過去，展望未來，英特爾、臺積電和三星在集成電路工藝上究竟有怎樣的發展歷史，未來又會帶來怎樣的產品？今天本文就帶你一起了解一下。

PPAC：功率、性能、面積和成本

在集成電路的生產制造中有三個重要參數一功率、性能和面積，即Power、Performance和Area，它們被簡稱為PPA。PPA在過去一直都是作為衡量半導體產業發展的重要參數，比如臺積電在2020年Q1就宣稱旗下的3nm工藝相比5nm工藝，將具備25%?30%的功率降低，在相同功耗下10%?15%的頻率（性能）提升以及70%的面積縮減。

但是，僅僅使用PPA來衡量集成電路的制造水準在當前已經不夠全面了。隨著工藝制程不斷向極限沖刺，成本逐漸上升并且已經成為影響到新工藝發展的重要因素。因此，IMEC和應用材料公司最近在新工藝開發的相關演講中，都建議在原有的PPA上加入"C"，也就是“Cost”成本，用PPAC四個維度來衡量新的工藝。

另外，相關的比較可能還涉及一些參數選取的問題。比如在集成電路的邏輯單元設計中，包括諸如標準單元、反相器、NAND門、掃描觸發器等不同的組件。其中，標準單元的尺寸由單元的類型和當前單元所使用的工藝設計規則所決定。標準單元的具體尺寸可以用相關工藝的最小尺寸計算出來。比如標準單元的高度是最小金屬間距乘以軌道數，雙擴散（DoubleDiffusionBreak，—種半導體單元制造工藝，簡稱DDB）單元的尺寸是一定數量的CPP（ContactedPolyPitch，接觸間距）加上在單元邊緣的一個額外CPP而確定的。

近年來，由于縮小單元尺寸時很難降低單元間距，因此人們通過縮小軌道來進一步縮小單元。但是軌道高度的降低帶來的一個問題就是鰭片高度的降低。對于9個軌道的單元來說，每個晶體管可以設置4個鰭片，對于7.5個軌道來說，每個晶體管只有3個鰭片了，而目前最先進的6軌道單元，每個晶體管只能設置2個鰭片。鰭片數量和驅動電流緊密相關，在其他條件都相同的情況下，只有2個鰭片的6軌道單元的驅動電流是4個鰭片的9軌道單元的一半。眾所周知，驅動電流是決定晶體管性能很重要的一個參數，在2鰭片、6軌道晶體管上，較低驅動電流直接帶來了一種新的"技術-設計-協同優化"過程（DTC0），那就是開發一種新的工藝，使得2鰭片6軌道的晶體管也能獲得較局的驅動電流。

由于晶體管在制造和設計過程中的復雜性，因此比較工藝密度時也存在很多取舍。比如很多試圖根據實際設計制造的晶體管數量來進行工藝密度的對比。問題是根據不同的設計需求和目標，工藝支持多種單元尺寸，比如6軌道和9軌道，針對高性能的設計將使用更多的9軌道單元，而相對較低性能但以較小尺寸為目標的工藝會使用大量的6軌道單元，即使在同一代的工藝上，以不同的設計目標為基準，都會衍生出不同密度的多種工藝。因此，本文為了方便比較，使用了每種工藝上最小的單元（擁有最少的軌道）來計算每平方毫米的晶體管數量。本文假設的標準芯片將擁有60%的NAND單元和20%的掃描觸發器，避免部分廠商定制特殊單元所產生的尺寸差異。

除了上述內容之外，邏輯集成電路的另一個關鍵性密度數值來自不同代次工藝所制造的SRAM尺寸，因為絕大部分芯片都要使用到SRAM，因此它可以作為一個參考數據引入。

從2011年到2022年，工藝進化之路

在看過了上一頁關于集成電路工藝和密度的介紹后，本文正式進入工藝對比的部分。

2011年：22nm和28nm時代

本文的比較從10年前的2011年開始。在這一年，英特爾推出了22nm工藝，而三星和臺積電這樣的代工企業推出了28nm工藝。雖然現在我們在手機、PC等設備的高性能芯片上已經看不到28nm工藝了，但是在更為廣泛的集成電路市場，28nm工藝依舊占據了極大的市場份額，甚至依舊是現在的主流工藝之一。

2011年，英特爾推出了22nmFinFET工藝，這也是全球首個FinFET的產品。三星和臺積電則利用HKMG（高K金屬柵極）技術推出了28nm工藝，

但依舊是平面晶體管技術。實際上HKMG是英特爾在2007年就已經開始使用的技術，從這一點可以看出，英特爾在集成電路制造上相對其他廠商擁有顯著優勢。

從具體參數來看，雖然英特爾宣稱自己的工藝是22nm并且啟用了FinFET，但是在一些關鍵參數上反而并沒有領先二星和臺積電的28nml藝太多，尤其是邏輯晶體管密度，英特爾僅為17.46，低于臺積電的19.32和三星的21.37。但是英特爾在SRAM的尺寸上表現最佳，僅為0.0920平方微米，遠小于英特爾和臺積電。出現這樣的原因可能是英特爾考慮到性能問題，并且是首次使用FinFET，因此在邏輯電路上比較保守，但是在SRAM上又能充分發揮了新工藝的優勢所致。

2014年?2015年：14nm和16nm時代

2014年，英特爾推出了他們第二代FinFET工藝。在這一代工藝上，英特爾更為積極地開始執行面積縮減的策略，因此在各項指標上英特爾相比臺積電和三星都處于絕對優勢的地位，尤其是它的邏輯密度高達45.51，遠遠領先三星的34.68和臺積電的36.06。在SRAM單元的尺寸上，英特爾依舊維持了前代產品的優勢，0.0588平方微米的尺寸僅相當于三星的71%和臺積電的84%。

英特爾實際上在2013年就已經推出了14nm初代工藝，但是遭遇了嚴重的良率問題，通過一段時間的調整，英特爾解決了這個問題并開始大規模生產。三星則憑借第一代14nm工藝接下了蘋果A9芯片的訂單，但隨后臺積電也拿到了訂單，并啟動自己的16nm工藝進行生產。由于三星和臺積電使用不同的工藝生產了同樣的廣品，因此這是一個比$父不同晶圓廠之間工藝差距的機會。最終結果顯示，三星制造的產品在功率上表現略好同時面積更小。但是也有人提出，A9芯片一開始就是基于三星工藝進行設計的，因此三星表現更好也是應該的。

2014年?2016年：10nm和14nm時代

英特爾在2014年后，工藝就一直止步于14nm，直到2019年。在這段長達五年的停滯期中，臺積電和三星逐漸趕了上來，并于2016年推出了10nm工藝，這是代工企業首次從英特爾手中搶到了工藝密度領先的位置，同時也是英特爾在制造工藝上落后的開始。在此之后，英特爾開始在每一代工藝中大幅度提高密度，但代工廠采用了"小步快跑"的方式，積極將新工藝不斷向前推進，以保持自己的優勢。

這里的關鍵數據包括邏輯密度，三星是54.55，臺積電是55.10，都大幅度超越英特爾的45.10。實際上，在2014年推出14nm—直到14nm+、14nm++、14nm+++之后，英特爾一直在不斷地拉大柵極間距，盡可能高地提高柵極高度，因此在頻率上不斷提升，但也變相增加了晶體管的體積和最終芯片的尺寸。英特爾的這些操作說明，在同代工藝中通過不斷地改進和調整，在性能和頻率上依舊有非常多的潛力可以挖掘，但考慮到集成電3各成本和芯片面積息息相關，因此單獨提高PPAC的某一個方面也是很難獲得市場競爭力的。

2017年?2019年：10nm和7nm時代

臺積電在2017年搶先推出了7nm工藝，隨后三星在2018年跟上。英特爾的10nm工藝則是在2019年才進入大規模量產階段，在2020年底又推出了10nmSuperFin的改良版。從數據來看，英特爾的10nm的確取得了比競爭對手7nm更高的邏輯晶體管密度，在SRAM尺寸上則略遜一籌，但差距并不大。另外在這個階段，英特爾開始認為衡量集成電路的工藝不應該只看代次，而是要綜合包括CPP、MMP、工藝密度等多方面參數進行考慮。

EUV光刻技術在2019年開始出現在三星的7nm工藝上，當然初次使用三星只生產了幾個EUV層，但這也是全球首個應用EUV工藝的7nm技術。臺積電隨后在7nm的改良版技術上使用了EUV光刻，同樣也只是增加了幾個EUV層，這是全球首個可以大規模量產的7nmEUV工藝，據估計其最終EUV層數量在5層～7層之間。

2019年：5nm和10nmB寸代

2019年底，二星和臺積電開始啟動5nm工藝的風險試產，并在2020年進入了大規模生產中。可以看出，在英特爾上一代10nm和代工廠的7nm節點上，大家的邏輯晶體管密度是基本相當的。但是在5nm上，臺積電實現了大約1.8倍的邏輯密度提升，三星只實現了1.33倍，這使得臺積電相對英特爾和三星獲得了巨量的邏輯密度優勢，反映在市場上就是臺積電獲取了大部分5nm工藝訂單。另外，5nm工藝的EUV層也大幅度增加到了10層?15層，臺積電此時還推出了具有高電子迀移率硅鍺片PFET，進一步穩固了自己的技術優勢。

現在，臺積電和三星都宣布在2021年啟動3nm工藝的風險試產，在2022年開始大規模生產。英特爾則宣布在2022年啟動7nm工藝的大規模生產——實際上這個大規模生產時間應該是在2021年，但又被延遲了，而且新的傳言稱它可能進一步延遲到2022年之后。目前3nm工藝最新的消息是，臺積電可能會按時推出，三星可能會延遲。

在7nm工藝上，英特爾首次使用EUV工藝。三星的3nm工藝則首次采用納米片HNS技術制造GAA全方位門控電路來實現，臺積電的3nm工藝則繼續堅持FinFET。具體到最終結果方面，英特爾宣布7nm工藝比10nm工藝邏輯晶體管的密度翻倍至212.48，三星宣布3nm工藝的邏輯晶體管密度是前代工藝的1.35倍至180.31，臺積電則宣布3nm工藝是前代工藝的1.7倍，來到了316.65。基于這些邏輯晶體管的密度數據，我們看到英特爾的7nml藝在密度上甚至會超過三星的3nm工藝，臺積電則毫無疑問依舊是最強大的。在3nm節點，臺積電可能會使用15～30個EUV層，這應該是其高密度的原因之一。

鑒于現在臺積電的領先優勢，英特爾在之前的會議中宣稱自己會持續在工藝上發力，包括5nm和3nm工藝。但是英特爾也同時會將部分制造工作外包給代工廠商包括臺積電，這使得后者需要數年時間才能提高產能以應付英特爾的采購需求。

PAAC分析

首先來看密度。正如我們前文所說的那樣，從各大代工廠商的歷史節點來看，英特爾更傾向于在每個關鍵芳點中獲取更大的邏輯密度改進，臺積電和三星這樣的廠商則更傾向于快速引入新的芳點并更快速地推動密度提升。事實上，在2014年到2022年，臺積電和三星在英特爾只推出三個新的工藝勞點的時候，就推出了五個工藝芳點。這里只計算了比較大的全代和半代節點，不包括V"++〃〃+++〃這樣的節點。

其次來看功耗和性能。實際上，比較不同企業、不同工藝之間的功率和性能其實是非常困難的。在理想狀態下，有人會在每個工藝上都使用同樣的設計來得到最終產品，比如帶有固定數量SRAM緩存的ARM核心，并公布功率、性能的指標，但這涉及昂貴的成本耗費，如果僅僅是為了獲得這個數據的話是完全劃不來的。因此，本文所給出的數據是綜合了多方因素后的估計值，僅供參考使用。

在功耗方面，這里僅僅對比了三星和臺積電，可以看出在14nm/16nm芳點，臺積電在功耗上稍微領先三星（蘋果的A9處理器更可能是設計問題），但幅度并不大，隨后的10nm芳點、7nm芳點、5nm芳點上，三星都大幅度落后于臺積電。轉折出現在3nm節點，可能是三星引入了HNS，雖然在晶體管密度上依舊表現不如臺積電，但是三星在功耗表現上基本和臺積電持平了。

再來看性能，這里加入了英特爾進行對比。可以看到，英特爾在16nm/14nm時代要顯著領先于臺積電和三星，在10nm時代和臺積電的7nm工藝基本相當，隨后則是臺積電和三星的舞臺，臺積電一直都顯著領先三星，直到現在。

最后我們來看PAAC中的"C"也就是成本。大家留意下一頁圖注為〃不同代次工藝的晶圓成本、晶體管密度和每晶體管耗費情況"的圖片，下面以它進行說明。

首先來看看左邊的晶圓成本。晶圓成本不包括掩模組的費用，對于代工企業來說，掩模通常是客戶自行買單購買的，因此相對應的，晶圓賣給客戶也不包含掩模價格。這里的問題是英特爾，因為其自產自銷，所以掩模費用通常攤銷在成本之內，這和三星、臺積電存在差異。不過，考慮到英特爾的產能和掩模費用本身并不大，本文在這里選擇將其忽視。但Pit著工藝提升，掩模的費用正在迅速增加，這導致最終晶圓的數量非常影響掩模成本攤薄的能力。出現這樣的情況主要是光罩成本的上升，也就是說，只有大規模生產的芯片才能用得起領先工藝。此外，這里的統計成本也沒有考慮設計成本，實際上設計成本也在迅速增長。

在去掉很多難以統計或者影響不大的數據后，我們得出以下結論：晶圓成本隨著先進工藝的使用會有著顯著的上升。總的來看英特爾工藝的成本一直都比較高，直到后期臺積電3nm工藝才超過英特爾。這反映了臺積電擁有晶體管密度最高的工藝，同時英特爾在制造方面互聯層數較低。

中間的圖片指的是晶體管密度。這個數據在之前就已經詳細列出了。可以看出臺積電在3nm階段擁有最局的晶體官密度。

右邊的圖則結合了晶圓成本和晶體管密度，這表示的是不同廠商生產當時最先進的晶體管個體所耗費的成本的趨勢。這張圖表明盡管更高的晶體管密度需要更昂貴的晶圓，但是相對應的由于密度提升速度髙于晶圓成本提升速度，因此單位晶體管的成本還是下降了。當然有些用戶認為集成電路產品的價格在持續上升，不妨也從價格上升的集成電路所擁有的晶體管數量的角度進行考慮。

通過統計可以看出，至少到3nm日寸代，摩爾定律依舊存在。在1965年《電子雜志》的開創性文章《把更多的元件塞進集成電路》中，戈登_摩爾提出了后來被稱為摩爾定律的內容，它的原文是·_Thecomplexityforminimumcomponentcostshasincreasedatarateofroughlyafactoroftwoperyear"，這個定律實際上為設備的復雜程度和時間建立了對數關系。從現在來看，摩爾定律依舊是有效的，可能存在一些偏差，但它的工作時間遠遠超過了當時的預言。

最后，我們總結五條結論

1、? 目前集成電路代工企業已經在制造密度方面超過了英特爾，臺積電是行業的領頭者。

2、? 功率方面，臺積電是行業領頭者，但是三星在3nm時代可能會迎頭趕上。

3、? 性能方面，臺積電的3nm工藝是現在性能最好的工藝。

4、? 面積方面，臺積電的3nm工藝提供了最好的晶體管密度。

5、? 成本方面，臺積電的3nm工藝提供了最好的每晶體管成本。

集成電路的尺寸、密度和性能衡量是一個很復雜的話題。本文這一個小節主要用于介紹一些集成電路或者半導體單元設計中比較基礎的內容，以方便讀者閱讀本文和后續其他的文章。

一個典型的邏輯電路由很多標準單元組成，標準單元的尺寸由以下4個參數來確定，分別是：

M2P（金屬雙節距，Metaltwopitch）、TH（軌道高度，TrackHeight）、CPP（接觸間距，ContactedPolyPitch）、DDB（雙擴散，DoubleDiffusionBreak）和SDB（單擴散，Singlediffusionbreak）。

這四個參數又決定了單元高度、單元寬度、單元軌道數這三個重要的參數：

單元高度

標準單元的高度是M2P乘以TH。近年來，為了進一步縮小標準單元尺寸，TH在被不斷縮小，同時也減少了M2P，這種做法是DTCO（技術-設計-協同優化）技術的一部分。減少TH的一個關鍵因素是，由于空間限制，每個晶體管的鰭片數量需要在降低軌道高度的時候減少一部分，這被稱為鰭片去勢。但是，當人們減少了每個晶體管鰭片數量來換取晶體管尺寸縮減的話，又會造成驅動電流降低。在這種情況下，設計人員需要做出一定的補償來提局驅動電流，比如提局籍片局度。央特爾在描述自己的工藝時，就反復強調過自己擁有業內最高的鰭片高度。

單元寬度

標準單元的寬度取決于CPP以及工藝采用的是DDB還是SDB。例如，一個NAND門在SDB工藝下寬度只有3CPP，但是在DDB工藝下寬度就達到了4CPP。另一方面，一個掃描觸發器（SFF）的寬度在SDB工藝下可能是19CPP，或者在DBB工藝下是20CPP，當然這里也需要考慮具體掃描觸發器的設計，本文只是舉了一個通常情況下的例子。因此，對NAND單元來說，采用SDB和DBB對其寬度尺寸的影響更大一些，掃描觸發器單元則不是很敏感。

單元軌道數

單元軌道數也是決定單元尺寸的重要參數，一般討論工藝制程的時候只選擇最低的單元軌道數，但是不同的單元軌道數有不同的用途。比如臺積電7nmFinFET工藝的最小單元是2個鰭片的6軌道單元，另外還提供了3個鰭片的9軌道單元。9軌道單元的驅動電流是6軌道單元的1.5倍，尺寸也是后者的1.5倍。因此就像正文說的那樣，最終如何選擇還是取決于廠商對產品的定位。

我們在這里給出一張表格，用于展示不同單元軌道數下標準單元的尺寸和密度等內容。請注意，最后每平方毫米晶體管數量（百萬個）這個參數是基于60%的NAND單元和40%的SFF單元混合計算而得。

在這個表格中，一個有趣的內容是，最小面積的SFF單元的晶體管密度是同一工藝上高性能NAND單元（9軌道單元）的2倍以上，還有許多其他類型的標準單元，其晶體管密度都是各有不同的。

有關存儲器SRAM陣列的內容也值得一提。絕大部分SoC都要使用SRAM當作緩存，甚至部分芯片一半以上的面積都是SRAM。臺積電的7nmFinFET工藝提供了高密度的6軌道（6T）SRAM單元，其面積為0.0270平方微米，其每平方毫米晶體管數量是222百萬個。從理論上來說，設計上如果使用了大量的SRAM，那么可以提高當前芯片的晶體管密度，但實際上并不是這樣。在實際的芯片，比如AMD和英特爾推出的CPU中，SRAM單元的尺寸是根據SRAM密度換算出來的理論尺寸的2.93倍，出現這樣巨大差異的原因主要是因為理論計算中并沒有考慮SRAM的電路互聯等內容，如果計算正常使用的SRAM陣列的話，那么其密度就會下降至每平方毫米75.84百萬個晶體管。因此，這說明理論上的一些數據和最終實際生產中的數據還是存在巨大差異的。不光是SRAM，在SoC設計中還可能包括模擬、10和其他單元，這些特殊的功能單元將導致最終晶體管密度比預期的更低。

因此，鑒于不同的集成電路之間存在如此多的差異和不同，實際上我們僅僅使用芯片面積和芯片晶體管數量得到的數據是很難評價一個具體工藝的實際能力的。我們在實際比較時最好統一固定單元和固定比例。另外，出于廠商保密等原因，我們還有可能無法得到廠商原始數據，而一些測量出來的數據可能也存在比較大的差異。