地面監測站全國產化信號處理單元硬件設計

中國電子科技集團公司第二十研究所 肖 馳

信號處理單元是目前衛星導航監測站全國產化驗證中的重要部分，該單元完成整個衛通系統基帶信號的采集、處理、轉存功能。本文采用了以FMC接口為媒介的載子板架構設計，從原理功能分析、接口設計、硬件方案等方面分別介紹了該單元中FPGA載板和AD/DA子板的具體實現方式。經測試，該單元功能正常，運行良好，為衛星導航地面監測站核心系統自主可控打下了基礎。

衛星通信系統主要由通信衛星、跟蹤遙測及指令分系統、監控管理分系統和地球站分系統組成。其中地球站分系統主要包括地面通信系統、監控系統、電源系統等。地面通信系統作為星、地信息傳輸過程的中繼站，以地面監測站的形式存在，承擔數據的接收、發送、分析、處理、儲存、顯示和控制等任務，其中信號處理單元是監測站中不可或缺的重要部分。

1 原理功能分析

以FPGA作為控制單元，DSP作為解算處理器，AD/DA實現模數/數模轉換的信號處理單元可以實現衛星通信中數據的采集、處理和轉存。考慮到適配不同的模擬輸入信號，保證系統通用性、兼容性、可靠性、測試性和維修性等性能，本文采用以FMC接口為媒介的載子板架構設計。載板主要完成數據處理功能，子板主要完成數據采集/輸出功能。主要由數據采集/輸出模塊、數據處理和存儲模塊、時鐘模塊、外圍接口模塊和電源模塊組成。

數據采集/輸出模塊主要采集2路模擬中頻或基帶信號，經數據處理模塊處理后下發指令選通1路I和Q信號或差分信號輸出，通過自帶上變頻功能的數模轉換器轉換為模擬信號后發送到后續功能模塊。時鐘模塊和電源模塊分別給整個信號處理單元提供時鐘和電源。

利用FMC接口的通用性和兼容性，通過載板上FPGA在系統中的重配置就可以在不改變載板硬件設計的基礎上，實現針對收發不同通道數和不同信號速率要求的AD/DA的功能重構，從而完成不同條件下的測試功能任務。

2 接口設計

本設計中選擇復旦微的JFM7K325T作為邏輯控制單元，對高速信號進行預處理，實現并行邏輯運算，降低數據速率后發送給DSP。JFM7K325T中包含可用于實現常規數字邏輯和分布式RAM的CLB模塊。此外，還包含I/O、Block RAM、DSP、MMCM、GTX等可編程模塊，可以方便地實現各類特定應用。選擇國防科大的FT-M6678作為解算處理器，完成復雜數據處理。FT-M6678單片包含8顆高性能DSP內核，每顆內核最高主頻1GHz，支持定點和浮點運算，最大定點性能32GMAC/s，最大浮點性能16GFLOPS。FPGA和DSP之間通過GPIO、SRIO和EMIF總線進行數據交互。

圖1 數據處理單元組成架構

提供外部接口包括：4路4×SRIO、12T/R光纖接口、16×LVDS、4路千兆以太網（2路1000base-X，2路1000base-T）、4路全雙工RS422、1路RS232、16路離散LVTTL、單寬FMC擴展槽、2路射頻輸入，2路射頻輸出，1路時鐘輸入，1組調試接口和1組供電接口。整個信號處理單元通過VPX連接器與背板和其他功能單元相連。

3 硬件方案

信號處理單元由載板和子板組成。主要包括1片高性能FPGA（JFM7K325T）、1片DSP（FT-M6678）、1片ADC（JAD9268-100）、2片DAC（SDA9783MC、JDDS9957）以及DDR3、Flash、時鐘管理、電源管理、在線加載等附屬電路。本板電源采用VPX提供的+12V/3.3V輸入，板內二級電源轉換主要為FPGA、DSP、CPLD、AD/DA、時鐘等芯片供電。信號處理單元硬件設計框圖如圖2所示。其中實線框內部分為FMC子卡電路框圖，通過FMC連接器與載板實現數據交互。

3.1 數據采集/輸出模塊

數據采集/輸出模塊由AD/DA及其調理電路組成，共包含1路A/D采樣，1路D/A輸出和1路UC輸出。其中，A/D采樣電路對輸入信號為載頻12MHz、帶寬10.23MHz的中頻信號進行采樣，選擇國產的16位雙通道100MSPS的JAD9268-100實現模數轉換功能，采樣時鐘頻率選擇為102.3MHz。D/A變換電路和UC上變頻電路對FPGA產生的基帶信號進行插值、混頻和上變頻，輸出中頻信號，分別選擇雙通道16位500MSPS D/A轉換器SDA9783MC和1GSPS數字上變頻電路JDDS9957作為模數轉換器，采樣時鐘頻率均為409.2MHz。

圖2 信號處理單元硬件設計框圖

3.2 數據處理和存儲模塊

數據處理和存儲模塊主要完成信號處理和緩存功能，主要器件為FPGA、DSP、CPLD、DDR3。其中FPGA完成信號處理、控制和通信功能。FPGA承擔數字信號的預處理功能；與一組驅動芯片相連，預留多路交互信號；與A/D、D/A和DSP連接，實現對A/D、D/A采樣和DSP的控制；與一片12T/R光模塊連接，完成通信功能；外掛一片Nor Flash，實現程序上電加載。DSP作為解算處理器，外掛兩片DDR3實現數據的緩存功能。CPLD選擇華微的HWD2210，主要完成上電控制、健康管理和在線升級功能，外掛一片QSPI Flash。

3.3 時鐘模塊

時鐘模塊分為子板時鐘和載板時鐘兩部分。

子板時鐘由外部時鐘輸入，頻率為40.92MHz，經過GM4526C時鐘發生器后給AD/DA芯片提供采樣時鐘，同時給FPGA提供1路時鐘備用。

載板的時鐘模塊需要給整個系統提供以下時鐘：

（1）FPGA時鐘：2路125MHz的差分時鐘，分別用于FPGA的全局時鐘和DDR參考時鐘；4路125MHz的GTX收發器參考差分時鐘，分別掛在4個GTX bank；

（2）DSP參考時鐘：3路單端25MHz CMOS時鐘，用于CORE時鐘、DDR時鐘；

（3）3路LVDS差分125MHz時鐘送給SGMII/SRIO/GMAC時鐘；1路25MHz時鐘送給PHY，1路25MHz時鐘送給CPLD。

3.4 外圍接口模塊

整個信號處理單元通過VPX連接器與背板和其他功能單元相連。外為接口模塊主要包括連接器和接口、驅動芯片。提供外部接口包括：4路4×SRIO、12T/R光纖接口、16×LVDS、4路千兆以太網（2路1000base-X，2路1000base-T）、4路全雙工RS422、1路RS232、16路離散LVTTL、單寬FMC擴展槽、2路射頻輸入，2路射頻輸出，1路時鐘輸入、1組調試接口和1組供電接口。

3.5 電源模塊

本板電源采用VPX提供的+12V/3.3V輸入，板內二級電源轉換主要為FPGA、DSP、CPLD、ADC、DAC、時鐘芯片、驅動芯片及其他芯片供電。電源模塊共用到0.8V、1.0V、1.2V、1.5V、1.8V、2.5V、3.3V幾種電平，上電順序如下圖3所示。其中CPLD使用VPX3.3V輔助電源供電，FPGA、DSP、ADC、DAC、時鐘芯片、驅動芯片及其他芯片根據供電電源精度要求和電流大小，選擇DC-DC或LDO供電。

圖3 信號處理單元上電順序

結論：作為衛星導航監測站全國產化驗證中的重要部分，信號處理單元全國產化應用意義重大，能夠消除因進口芯片質量及禁運問題帶來的隱患，實現自主可控。經測試，該單元功能正常，運行良好，為衛星導航地面監測站核心系統自主可控打下了基礎。