AD9643的多通道采樣板設計

中國電子科技集團公司第二十研究所 劉浩楠

AD9643是一款由ADI公司出產的14位雙通道模數轉換器，最大采樣率為250MSPS，采用SPI串行接口配置寄存器設置及輸入控制信號。這款雙通道ADC采用多級、差分流水線架構，并集成了輸出糾錯邏輯。每個ADC均具有寬帶寬輸入，支持用戶可選的各種輸入范圍。

1 系統組成

該采樣板選用1片XILINX公司的XC7K325T-2FFG900I為處理核心，可Pin-to-pin兼容復旦微電子所的FPGA，型號為JFM7K325T，外掛256Mb NOR FLASH，其讀取速率可穩定工作在10MHz，采用16位BPI方式加載。兩片AD9643實現4通道信號采樣。1片時鐘管理芯片GM4526C，片上繼承了鎖相環與壓控振蕩器，可輸出LVPECL與LVDS電平信號。硬件結構如圖1所示。

2 邏輯模塊設計

采樣板邏輯模塊包含上電復位模塊、AD轉換器配置模塊、時鐘管理芯片配置模塊、AD數據轉換模塊、指令譯碼模塊、DDC模塊（含DDS正交時鐘IP核和三種帶寬的低通濾波器IP核）、輸出數據存儲模塊、數據輸出模塊。

圖1 硬件結構示意圖

圖2 采樣板工作時序

采樣板邏輯軟件的主要功能是對三個通道的中頻信號進行中頻采樣、數字下變頻處理。采樣時鐘選擇160MHz；DDC算法：用DDS產生75MHz正交本振時鐘數據，用AD采樣后的回波數據與正交本振時鐘數據相乘后，再經過低通濾波器濾波，產生零中頻回波數據。共產生3種帶寬的低通濾波器，回波數據同時輸入至3種帶寬的低通濾波器，在輸出時根據信號帶寬選擇輸出有效數據。DDC連續工作，在和波門前沿和距離波門前沿有效時（經過必要的延遲）存儲DDC結果，在讀數脈沖有效時輸出預先存儲好的數據。其中AD轉換器輸出的四個通道數據（包括三個通道的回波數據和一個通道的自檢數據）經過差分轉單端、雙通道數據分離（IDDR），得到三路數字回波數據和一路自檢數據；三路數字回波數據經過DDC處理，輸出三組零中頻回波IQ數據。

輸入信號說明：來自頻合器的系統時鐘、板載晶振時鐘、AD轉換器輸出的回波數據（含部分控制信號）為差分信號，其余信號均為離散IO信號。

3 工作時序

采樣板板上的控制信號都是電平信號，是在休止期更新，在工作期是持續有效的，因此實時判斷即可。

數字下變頻（DDC）：在觸發脈沖前沿有效時，復位本振DDS，確保三個通道的相對相位穩定；DDC以觸發脈沖為節拍，在PRF周期內全程處理。

以觸發脈沖為時間基準開始DDC處理；以波門脈沖為時間基準存儲DDC結果（或自檢采樣數據）；以讀數脈沖為時間基準輸出DDC結果（或自檢采樣數據）。

采樣板工作時序見圖2所示。

4 時鐘管理設計

GM4526C是一款能提供亞皮秒級抖動性能的多輸出功能的時鐘分配器，片上壓控振蕩器調諧頻率從1.75GHz到2.25GHz。共有6個LVPECL電平輸出（兩兩共用一個通道分頻器）和4個LVDS電平輸出，LVPECL電平輸出通道分頻器的分頻比為1到32，而LVDS電平輸出所允許的最大分頻比為1024，支持用戶靈活的調節輸出頻率。

圖3 環路濾波器

GM4526C包含一個片上鎖相環以及一個片上VCO，鎖相環模塊可以與片上VCO組成一個完整的鎖相環，也可以與外部VCO或VCXO組成一個完整的鎖相環。鎖相環需要外部環路濾波器，通常有一些電阻和電容組成。每個具體的PLL設置都需要專門計算環路濾波器。各元件的取值與VCO頻率、VCO增益、PFD共頻率以及CP電流、帶寬、相位裕度等都有關系。環路濾波器影響鎖相環的相位噪聲、環路鎖定時間以及環路穩定性。環路濾波器配置如圖3所示。

5 電源模塊設計

電源模塊選用HCE4644MB以及HCE74401來輸出所需要的各種電平，通過HCE4644MB的PGOOD和RUN管腳互連，來實現FPGA的上電順序，推薦上電順序為VCCINT-＞VCCAUX-＞VCCO。以此推薦的上電順序加電時，在加電過程中，IO引腳仍然保持在高阻態。每種電源的上電爬升時間應在0.2ms～50ms之間。該電源模塊共用到1V、A1.8V、1.8V、3.3V、A3.3V、D5V等6種電平，電源模塊如圖4所示。

圖4 電源示意圖

采樣板內AD9643需要模擬1.8V，時鐘管理芯片GM4526C需要模擬3.3V，由于噪聲對模擬電源影響較大，故本文選用LDO提供模擬電，LDO噪聲較小。加上外尾的LC濾波，可以為采樣板提供性能更好的模擬電，可以滿足模擬電路對低噪聲的需求。此外，該采樣板還設計有電源保護電路，電源指示燈，FPGA加載燈，用以保證采樣板工作可靠與穩定。

6 接口模塊

該采樣板外部具有1個用于輸入時鐘管理芯片的射頻信號，4個用于輸入到兩片AD9643的射頻信號，外部輸入FPGA的5V TTL控制信號。TTL信號經JS1400轉換為LVTTL信號輸入到FPGA。ADC采樣的數據經過DDC之后輸出，同樣是經JS1400轉換為TTL信號輸出至板外。

結束語：該采樣板以AD9643與FPGA為核心器件，設計了一款多通道采樣板，滿足系統的采樣需求，支持多通道數據同步，同時選用GM4526C保證了時鐘的低相噪與低抖動，滿足了系統的性能需求。同時，采樣后對數據進行DDC處理，輸出IQ數據，滿足了系統對數據的處理與傳輸要求。該采樣板在某雷達中得到了驗證，滿足系統設計需求。