基于FPGA的數字下變頻設計

許丹

摘要：理想的軟件無線電系統需要盡可能地減少模擬環節，而將數字化處理（包括A/D，D/A 等）盡可能靠近天線端。數字下變頻（DDC）系統作為ADC與DSP器件之間的橋梁，主要用來實現對前端高速A/D采集到的中頻信號進行混頻、降速和濾波，完成信號的下變頻處理。鑒于FPGA在工程上的可實現純并行運算、速度穩定可靠等優點，完成了數字下變頻的電路設計和下變頻系統多級濾波結構的設計。

關鍵詞：軟件無線電;數字下變頻;數字控制振蕩器;濾波器

中圖分類號：TP393? ? 文獻標識碼：A

文章編號：1009-3044（2021）13-0255-02

Abstract： The ideal software radio system needs to minimize the analog part， while the digital processing （including A/D， D/A， etc.） should be as close to the antenna end as possible. Digital Down Conversion （DDC） system， as A bridge between ADC and DSP devices， is mainly used to realize frequency mixing， speed reduction and filtering of intermediate frequency signals collected from the front-end high-speed A/D， and complete down-conversion processing of signals.Given the FPGA can be realized in engineering pure by its parallel computing， it completes the circuit and multi-stage filter structure design of the digital down conversion .

Keywords： Software radio; Digital down converter; Numerical controlled oscillator; filter

第五代移動通信系統（5G）是以用戶為中心的全方位信息生態環境，其超低時延、超快傳輸速率、超高流量密度和超高移動性為用戶提供極致的體驗。面對大量異構網絡并存的局面，引入軟件無線電的設計理念和思想體系，將促進網絡融合和提供按需的網絡服務。但由于受前端A/D采樣速率和后端DSP處理速度的限制，一般會把前端的射頻信號轉換到中頻。數字下變頻系統作為前端ADC和后端DSP器件的橋梁，經過混頻、抽取、濾波，將中頻信號轉化為基帶信號送給后續的DSP進行各種處理。因此數字下變頻技術成為實現理想的軟件無線電功能的關鍵技術之一。

本文分析研究了基于 FPGA 的數字下變頻技術的實現方法，完成了具體設計。數字下變頻主要由數字控制振蕩器（NCO）、混頻模塊和抽取濾波模塊等組成，在對影響其性能因素分析的基礎上提出了本設計的具體實現方案，并對各組成部分如數字控制振蕩器、半帶濾波器和FIR 濾波器分別進行了研究和設計，給出滿足設計要求的具體參數，其中濾波器實現方式作為本次設計的重點。

1 數字下變頻的構成

與模擬下變頻的組成機構有相同之處，數字下變頻器主要由三個部分組成[1]，分別為數字控制振蕩器（NCO）、低通濾波器以及數字混頻器。通過前期A/D采樣獲得的數字中頻信號，進入數字下變頻系統后先經過由兩個相乘器構成的混頻器，數字控制振蕩器同時生成了兩路正交本振信號，兩者相乘，分別獲得Q和I兩路信號;然后經由后一級的濾波器進行抽取，輸出了數字基帶信號，并且其數據速率有大幅度的降低。在處理下變頻的過程中，本振和載波同頻，直接將射頻信號變換到基帶信號，不光消除了鏡像信號的干擾，同時對于后續的實時處理帶來了極大的便利。

2 本設計實現方案

在以往的眾多設計中，數字下變頻大多采用NCO、多級積分梳狀濾波器（CIC）、半帶濾波器（HB）和FIR濾波器級聯的方式來完成。在整個DDC系統中，數據首先進入混頻部分，通過乘法器和數字控制振蕩器（NCO）產生的載波信號進行混頻，經過后面的低通濾波器和抽取器產生最終進入DSP處理的數字信號。抽取濾波器模塊常用的結構是積分梳狀濾波器（CIC）級聯后再與多級半帶濾波器（HB）的級聯。如果信號帶寬比較寬，抽取倍數不是很大，可以采用FIR濾波器。對于直接抽取也可以達到降低處理速率，至中頻處理的目的，但是直接抽取對于帶通信號的帶寬、采樣率、最高最低頻點有很多限制。

在本設計系統中，需滿足表1中的參數指標要求：

本系統要求在FIR濾波模塊的輸出端數據速率達到15.36MHz。設天線接收到的射頻信號經過模擬下變頻后得到頻率為153.6MHz的中頻模擬信號，被模數轉換器以122.88MHz的采樣速率對中頻信號進行采樣。NCO是混頻功能模快，由于沒有經過抽取處理，混頻后數據的速率仍為122.88MHz，后級基帶信號處理模塊要達到該處理速率硬件實現起來比較困難，因此必須降低信號速率，再使用FIR低通濾波器對信號進行成形整形濾波。考慮到混頻模塊處理的高速數據流高達122.88 MHz，故將122.88MHz的采樣速率運用8倍降采樣下調到15.36MHz是通過HB功能模塊來實現的。不過，它的后一級FIR并不能對數據予以降速處理，整形濾波才是它的工作內容，也正是因為這個原因，本設計擬采用三級半帶抽取濾波器對數據速率進行降速處理，在速率為15.36MHz時進行可變帶寬的濾波器設計，并采用FIR低通濾波器完成濾波。

3 各級濾波器設計

滿足數字下變頻設計要求的濾波器有很多種，可以直接使用一個濾波器進行濾波，也可以根據數字信號的特點進行降低速率逐級濾波，在濾波器設計時主要考濾波器的可實現性。因為高階的濾波器性能雖然好，但是在硬件中實現是非常占用資源的。

設計一個采樣率122.88MHz、通帶帶寬2.5MHz、阻帶帶寬3MHz、通帶紋波0.25dB、阻帶衰減75dB的低通濾波器，所需要的是一個705階的系數，這樣在FPGA硬件實現所占用的資源是非常大的，這種設計也是不推薦的。為了解決這個問題，我們通常對I、Q數據進行相應的濾波抽取，通常通過多級半帶抽取濾波器或CIC抽取來降低數據速率，在低速率時實現過渡帶陡峭的濾波器設計。因此，在設計濾波器時，我們考慮的是如何使數據速率降低，確保信號質量的同時，更重要的是考慮使用的資源。

本設計中各級濾波器的參數要求如表2所示。

4系統的仿真測試

4.1仿真目的

在FPGA內部設計數字濾波器，處理要判斷FPGA內部濾波器的運行的正確性，主要實現濾波功能，實現帶寬可調節，分為5MHz和10MHz，帶外衰減為70db。

4.2測試結果

1）測試輸出延時

利用數字濾波器首先就存在輸出延時，主要是由于濾波器的階數決定的。在本設計中使用了三個半帶濾波器和一個FIR低通濾波器，通過仿真測試其延時為1.86u。

2）查看各級濾波器實現功能情況

信號經過122.88MHz采樣進入FPGA中的濾波器，在經過三級半帶抽取濾波器后，將頻率變為15.36MHz，在15.36MHz我們設計了可變系數的FIR濾波器，可以實現5MHz和10MHZ以及各種帶寬的濾波器，達到設計的初衷。

5 結論

本文用 FPGA 的實現方式擺脫了對商用的 DDC 芯片來實現數字下變頻功能的依賴，靈活的設計工作、便于修正、完全可編程、成本費用等優勢都在此方案中得到體現，因此具有很好的應用價值。各個模塊仿真工作都是通過FPGA下的數字下變頻的方案來完成的，其硬件設計工作是通過Verilog HDL來完成的，并運用ISE軟件來整合整個設計工作，以上實現FPGA整體的硬件實現和驗證工作，在一系列的仿真和結果論證下證明此方案也是確實行得通的。但并沒有實現實物的進一步驗證，這是本課題的不足之處 。

參考文獻：

[1] 王利華，胡志東.基于FPGA的超寬帶數字下變頻設計[J].電子世界，2013（23）：125，127.

[2] 王靜霞，余菲，溫國忠.FPGA/CPLD應用技術（Verilog語言版）[M].北京：電子工業出版社，2013.

[3] SrikanteswaraS，Reed J H，Athanas P，etal.A soft radio architecture for reconfigurable platforms[J].IEEE Communications Magazine，2000，38（2）：140-147.

[4] 魏連甲.多通道中頻信號的數字下變頻設計與FPGA實現[J].滄州師范學院學報，2014，30（1）：64-68.

[5] 向新.軟件無線電原理與技術[M].西安：西安電子科技大學出版社，2008：5-20.

【通聯編輯：梁書】