基于FPGA的數(shù)碼噴墨印花系統(tǒng)

力雪梅，季誠昌，孫以澤

（東華大學(xué)機(jī)械工程學(xué)院，上海 201620）

數(shù)碼噴墨印花對印花圖片的數(shù)據(jù)處理速度、進(jìn)布與噴頭小車運(yùn)動(dòng)控制有較高要求。市面上的數(shù)碼噴墨印花系統(tǒng)采用ARM 處理器處理印花圖片數(shù)據(jù)，控制印花過程，效果較好，但處理速度較慢。因此需開發(fā)可滿足高速印花數(shù)據(jù)處理與較好控制效果的系統(tǒng)架構(gòu)。FPGA 為現(xiàn)場可編程門陣列，能解決定制電路不足的問題，克服原有可編程器件門電路數(shù)有限的缺點(diǎn)，使硬件易于操作，應(yīng)用于數(shù)碼噴墨印花系統(tǒng)時(shí)能簡化系統(tǒng)結(jié)構(gòu)。本研究以PC 機(jī)與FPGA 技術(shù)相結(jié)合處理印花圖片與控制印花過程。

1 數(shù)碼噴墨印花系統(tǒng)架構(gòu)

數(shù)碼噴墨印花首先將計(jì)算機(jī)或印前輸入設(shè)備產(chǎn)生的彩色圖文信息傳遞到噴墨設(shè)備，在計(jì)算機(jī)控制下計(jì)算相應(yīng)的通道墨量，噴墨成像裝置控制墨滴以一定速度由噴嘴噴射到承印物表面，最后通過油墨與承印物的相互作用，使油墨在承印物上再現(xiàn)穩(wěn)定的圖文信息［1］。數(shù)碼噴墨印花系統(tǒng)整體架構(gòu)如圖1 所示。從計(jì)算機(jī)獲取待印花圖像，利用PC 機(jī)完成前期處理，生成可用于印花的圖片數(shù)據(jù)格式，F(xiàn)PGA 控制板接收圖像信息并控制印花噴頭，驅(qū)動(dòng)噴頭與進(jìn)布機(jī)構(gòu)相互配合進(jìn)行印花。

圖1 數(shù)碼噴墨印花系統(tǒng)的整體架構(gòu)

為保證印花精度，需要保持噴頭印花速度與進(jìn)布速度同步。采用伺服電機(jī)控制進(jìn)布，控制板根據(jù)印花速度和位置的反饋信號相應(yīng)調(diào)整伺服電機(jī)的轉(zhuǎn)速與印花速度匹配，完成打印。本系統(tǒng)主要通過設(shè)計(jì)FPGA 控制板的軟硬件完成圖像前期處理、數(shù)據(jù)傳輸與存儲(chǔ)，控制噴頭實(shí)時(shí)噴墨印花等，確保系統(tǒng)在噴墨印花過程中穩(wěn)定、準(zhǔn)確地還原印花圖像，精準(zhǔn)印花。

2 數(shù)碼噴墨印花系統(tǒng)的需求

了解系統(tǒng)需求是系統(tǒng)設(shè)計(jì)的前提。由表1 可知，印花過程中，噴頭在印花介質(zhì)兩端存在勻變速階段，使噴頭在開始印花時(shí)達(dá)到正常的噴印速度，結(jié)束印花時(shí)速度減慢，每個(gè)勻變速區(qū)間長度為0.1 m，因此每一行的勻變速區(qū)間長度=0.1 m×2=0.2 m。在一行印花數(shù)據(jù)噴印完成后，噴頭需回程并開始下一行噴印，為了提高印花效率，應(yīng)盡可能提高噴頭的回程速度，縮短回程時(shí)間。不同印花系統(tǒng)因結(jié)構(gòu)與控制方法不同，噴頭回程時(shí)間不同。在本印花系統(tǒng)中，噴頭回程時(shí)間為1 s，相比其他印花系統(tǒng)時(shí)間較短。噴頭在勻變速區(qū)間及回程中不噴墨，只在勻速期間噴墨印花。

表1 系統(tǒng)噴印參數(shù)要求

數(shù)碼噴墨印花系統(tǒng)設(shè)計(jì)主要體現(xiàn)在圖片數(shù)據(jù)容量及數(shù)據(jù)傳輸速率兩個(gè)方面。本系統(tǒng)用一個(gè)四色噴頭進(jìn)行印花，由表1可知，打印寬度（印花幅寬）為1.5 m，則一次掃描中，印花橫向?qū)挾扔?jì)算式［2］如下：

本系統(tǒng)采用的印花噴頭每列含有180 個(gè)噴孔，因 此單次印花所需內(nèi)存空間計(jì)算式如下：

一個(gè)四色噴頭一個(gè)印花行程所需內(nèi)存空間計(jì)算式如下：

在實(shí)際印花過程中，為保證印花數(shù)據(jù)不丟失，數(shù)據(jù)傳輸與存儲(chǔ)準(zhǔn)確，系統(tǒng)選用的存儲(chǔ)器應(yīng)大于以上數(shù)值且有富余，便于日后系統(tǒng)的調(diào)試與升級。

在系統(tǒng)運(yùn)行過程中，光柵頻率應(yīng)小于噴頭最高點(diǎn)火頻率F，因此，噴頭小車勻速運(yùn)動(dòng)的最快速度（V勻速）計(jì)算式如下：

噴頭在噴印單行印花圖片時(shí)所需的時(shí)間（T單行）計(jì)算式如下：

印花圖片處理系統(tǒng)需要在單行印花的9.96 s 內(nèi)完成下一行印花數(shù)據(jù)的處理與傳輸，同時(shí)做好數(shù)據(jù)準(zhǔn)備。因此，要確保印花數(shù)據(jù)的傳輸速度大于圖片數(shù)據(jù)的輸出速度，印花圖片數(shù)據(jù)處理最低速度（Vs）的計(jì)算式如下：

在設(shè)計(jì)數(shù)碼噴墨印花系統(tǒng)時(shí)，除了使系統(tǒng)滿足以上圖片數(shù)據(jù)容量及數(shù)據(jù)處理、傳輸速度要求外，還應(yīng)使系統(tǒng)的運(yùn)行具有較高的穩(wěn)定性及可靠性。

3 硬件設(shè)計(jì)

在數(shù)碼噴墨印花系統(tǒng)中，F(xiàn)PGA 模塊的主要功能是利用USB 接口接收PC 機(jī)處理后的印花圖片數(shù)據(jù)，并進(jìn)行圖像數(shù)據(jù)存儲(chǔ)、讀取等處理，然后將圖像數(shù)據(jù)同步傳輸?shù)接』▏婎^接口進(jìn)行噴印，故FPGA 控制板的硬件模塊設(shè)計(jì)主要包括對USB、DDR3 SDRAM、SPI FLASH 以及噴頭驅(qū)動(dòng)模塊等的電路設(shè)計(jì)和整合。FPGA 控制板具體硬件結(jié)構(gòu)框架如圖2所示。

圖2 FPGA 控制板硬件結(jié)構(gòu)示意圖

圖2 中，SPI FLASH 為控制板上電時(shí)存儲(chǔ)啟動(dòng)代碼，上電啟動(dòng)后，噴墨印花圖片數(shù)據(jù)通過USB 傳輸給FPGA 控制板接收器并緩存在DDR3 SDRAM 中，待印花小車達(dá)到某印花行時(shí)，通過FIFO 將該行印花數(shù)據(jù)輸出給印花噴頭，噴頭驅(qū)動(dòng)模塊驅(qū)動(dòng)噴頭進(jìn)行噴印處理，蜂鳴器與指示燈狀態(tài)反應(yīng)印花系統(tǒng)運(yùn)行狀態(tài)。

3.1 電源電路

電源的電路根據(jù)FPGA 控制板上各個(gè)模塊以及芯片的具體需要設(shè)計(jì)。本系統(tǒng)選用的芯片主要包括FPGA 芯 片XC6SLX16、USB 芯 片CY7C68013A-56、DDR3 SDRAM 芯片MT41J64M16LA-187E 以及D/A轉(zhuǎn)換芯片AD5424 等，供電電壓分別為1.14～1.26 V、3.00～3.60 V、1.50 V、2.50～5.50 V，結(jié)合供電電壓設(shè)計(jì)針對性的電源電路。

選用5 V 直流電源為電路板提供供電電壓信號。通過電壓轉(zhuǎn)換芯片將5 V 直流電源轉(zhuǎn)換成本系統(tǒng)芯片所需的1.5、3.3、1.2 V 等電壓信號。選用MPS 公司的開關(guān)電源MP2143 實(shí)現(xiàn)電壓轉(zhuǎn)換，輸入電壓可以為2.5～5.5 V，最大能支持3 A的負(fù)載電流，開關(guān)頻率可達(dá)1.2 MHz［3］。MP2143 有兩個(gè)管腳（上電使能管腳EN、電壓輸出正常時(shí)指示管腳PG），通過對兩個(gè)管腳的控制可以控制其上電時(shí)序，具體電壓分配如圖3所示。

圖3 電源模塊分配示意圖

由圖3 可知，以5 V 直流電源作為MP2143 輸入電壓，3.3 V_EN、1.2 V_EN 分別為3.3、1.2 V 電壓信號的使能管腳，經(jīng)MP2143 轉(zhuǎn)換后，分別生成系統(tǒng)所需的1.5、3.3、1.2 V 電壓信號。

3.2 SPI FLASH

FPGA 控制板在上電啟動(dòng)時(shí)需要從外部存儲(chǔ)來加載代碼。本系統(tǒng)采用SPI FLASH 作為外部存儲(chǔ)器，成本較低，電路設(shè)計(jì)也更加簡單，但是讀寫速度比總線FLASH 慢［4］。本系統(tǒng)對FPGA 控制板的啟動(dòng)加載速度沒有特定要求，因此選用成本更低的SPI FLASH 作為程序存儲(chǔ)器。

FPGA 啟動(dòng)代碼存儲(chǔ)器采用N25Q128A FLASH芯片（Micron 公司），容量大小為128 Mb，最高可以支持108 MHz的時(shí)鐘頻率。N25Q128A SPI FLASH 與XILINX XC6SLX16 芯片的連接如圖4 所示，通過對引腳的配置最終實(shí)現(xiàn)FPGA 從SPI FLASH 啟動(dòng)。

圖4 SPI FLASH 連接示意圖

3.3 噴頭驅(qū)動(dòng)

在實(shí)際的數(shù)碼噴墨印花過程中，F(xiàn)PGA 控制板在接收PC 機(jī)預(yù)處理的圖片數(shù)據(jù)后，同時(shí)產(chǎn)生兩路信號，其中一路信號將噴印數(shù)據(jù)與控制命令發(fā)送給噴頭接口模塊進(jìn)行印花，另一路信號為高壓點(diǎn)火脈沖，但FPGA 控制板產(chǎn)生的信號為數(shù)字信號，需通過D/A轉(zhuǎn)換芯片轉(zhuǎn)換成模擬信號以輸出印花噴頭工作時(shí)所需的高壓點(diǎn)火脈沖［5］，數(shù)碼噴墨印花系統(tǒng)的噴印噴頭驅(qū)動(dòng)控制電路模塊構(gòu)成如圖5所示。

由圖5 可知，噴印噴頭的驅(qū)動(dòng)控制電路模塊主要由FPGA 模塊、D/A 轉(zhuǎn)換模塊、功率放大器模塊、噴頭接口模塊構(gòu)成。其中，D/A 轉(zhuǎn)換模塊主要負(fù)責(zé)將FPGA產(chǎn)生、用數(shù)字串表示的高壓點(diǎn)火脈沖信號轉(zhuǎn)換成可被噴印噴頭識別的模擬信號，再將該信號發(fā)送給功率放大器，最后將放大后的電壓信號發(fā)送給噴印噴頭進(jìn)行點(diǎn)火印花。

選用芯片AD5424 作為系統(tǒng)D/A 轉(zhuǎn)換芯片，適用于2.5～5.5 V 的電壓環(huán)境，是8 位電流輸出數(shù)模轉(zhuǎn)換器（DAC），其轉(zhuǎn)換后的輸出信號為電流信號。系統(tǒng)選用壓電式噴印噴頭，因此，選用驅(qū)動(dòng)能力較好的SN10501芯片能將電流信號轉(zhuǎn)換成電壓信號。AD5425 型D/A轉(zhuǎn)換器功能圖如圖6所示。

圖6 D/A 轉(zhuǎn)換器功能圖

圖6 中，IOUT1代表經(jīng)D/A 轉(zhuǎn)換器轉(zhuǎn)換后輸出的電流，IOUT2一般連接系統(tǒng)的模擬地，GND 代表接地引腳，RFB表示反饋電阻的接入引腳，VDD表示輸入引腳的供電電壓，VREF為輸入的參考電壓，DATA INPUTS 為數(shù)據(jù)輸入端口，DB0～DB7 為數(shù)字輸入端口，單極代碼表如表2所示。

表2 單極代碼表

表2 反應(yīng)了數(shù)字輸入編碼與對應(yīng)輸出電壓間的關(guān)系，噴頭點(diǎn)火脈沖信號經(jīng)D/A 轉(zhuǎn)換器轉(zhuǎn)換后生成模擬信號，但高壓點(diǎn)火脈沖波形功率較小，達(dá)不到驅(qū)動(dòng)噴頭點(diǎn)火所需的規(guī)定值，因此需將信號發(fā)送給功率放大器模塊放大。用OPA548 型功率放大器，可接受的單端供電電壓為8～60 V，可輸出較寬的電壓波動(dòng)。

4 軟件設(shè)計(jì)

數(shù)碼噴墨印花系統(tǒng)的軟件實(shí)現(xiàn)主要包括印花圖片的數(shù)據(jù)處理及印花過程控制。印花過程控制包括讀取印花圖片信息、設(shè)置印花參數(shù)，根據(jù)印花參數(shù)對圖片進(jìn)行數(shù)據(jù)處理、設(shè)置印花起始點(diǎn)，接收單次印花行程數(shù)據(jù)后進(jìn)行X 方向的點(diǎn)火印花，完成該印花行程后進(jìn)行Y 方向的進(jìn)布操作，再進(jìn)行下一行程點(diǎn)火印花。具體控制過程如圖7所示。

圖7 印花控制過程

印花圖片數(shù)據(jù)處理過程如圖8 所示。開始印花時(shí)，讀取噴頭的數(shù)量及印花精度要求，按照讀取數(shù)據(jù)計(jì)算印花PASS 數(shù)，根據(jù)計(jì)算結(jié)果對印花圖片數(shù)據(jù)進(jìn)行拆分、重組，生成印花噴頭能識別的點(diǎn)陣信息［6］，調(diào)整噴頭小車的位置開始印花。

圖8 印花圖片數(shù)據(jù)處理過程

在某一行印花行程中，讀取該行的印花數(shù)據(jù)需通過FIFO 模塊保證印花圖片數(shù)據(jù)的發(fā)送與印花進(jìn)程同步。本系統(tǒng)采用XILINX 公司的FPGA 芯片，其內(nèi)部提供大量的存儲(chǔ)資源，通過這些存儲(chǔ)資源可生成FIFO存儲(chǔ)邏輯，進(jìn)行深度以及位寬配置［7］后，利用ISE 開發(fā)平臺的IP 核生成項(xiàng)設(shè)計(jì)異步FIFO 模塊，生成FIFO模塊示意圖如圖9所示。

圖9 FIFO 模塊接口示意圖

設(shè)置好FIFO 模塊后，對其讀寫操作進(jìn)行仿真驗(yàn)證。選用的印花噴頭每列含噴孔180 個(gè)，一次印花數(shù)據(jù)量為180×8 bit，因此，在進(jìn)行位寬為16 bit 的寫操作時(shí)，為保證寫入數(shù)據(jù)量與一次印花數(shù)據(jù)量同步，將可編程滿信號prog_full門限定義為90（寫入數(shù)據(jù)達(dá)到90）時(shí)有效，此時(shí)不能再對FIFO 模塊進(jìn)行寫操作。對FIFO 模塊進(jìn)行寫數(shù)據(jù)仿真，結(jié)果如圖10所示。

由圖10 可知，在對FIFO 模塊進(jìn)行寫入數(shù)據(jù)時(shí)，寫入使能置一，當(dāng)數(shù)據(jù)量達(dá)到prog_full 的門限值90（一次印花數(shù)據(jù)已全部被寫入）時(shí)，prog_full 值被置1，不能再對FIFO 模塊進(jìn)行數(shù)據(jù)寫入操作，保證一次印花數(shù)據(jù)大小與實(shí)際印花所需大小相同。

圖10 FIFO 模塊寫數(shù)據(jù)仿真

由圖11 可知，在讀使能rd_en 被置1 后，對FIFO模塊進(jìn)行讀取數(shù)據(jù)操作，同時(shí)，代表可讀數(shù)據(jù)量的rd_data_count 值也在減小，直到將FIFO 內(nèi)的數(shù)據(jù)全部讀出為止。

圖11 FIFO 模塊讀數(shù)據(jù)仿真

5 實(shí)驗(yàn)驗(yàn)證

基于本文設(shè)計(jì)的數(shù)碼噴墨印花系統(tǒng)，在完成整體設(shè)計(jì)后對整個(gè)系統(tǒng)進(jìn)行實(shí)驗(yàn)驗(yàn)證，測試其運(yùn)行過程，分析其印花效果。影響最終印花質(zhì)量的因素有很多，例如印花時(shí)室溫較低、噴墨墨管不干凈、保養(yǎng)不當(dāng)、印花數(shù)據(jù)丟失等都會(huì)影響最終印花效果。針對上述情況，清洗印花機(jī)的噴墨管，對出現(xiàn)堵塞的噴頭進(jìn)行吸墨清洗，以保證印花環(huán)境適宜，印花實(shí)驗(yàn)結(jié)果如圖12 所示。由圖12 可知，各測試線條均排列整齊，未出現(xiàn)斷裂、錯(cuò)位及消失等缺陷，且印花線條連續(xù)，印花不缺失，印花質(zhì)量較高，由此可推斷，在印花過程中，各噴孔噴墨順暢并無堵塞。

圖12 噴嘴狀態(tài)測試條

在保證各噴嘴狀態(tài)良好的情況下，還需對噴頭平行度進(jìn)行測試，主要是為了保證在水平方向上，噴頭與噴印小車的導(dǎo)軌保持平行，否則會(huì)導(dǎo)致同一行噴嘴的不同顏色不在同一直線上，影響最終的印花質(zhì)量。噴頭平行度測試條如圖13 所示，當(dāng)噴頭與噴印小車的導(dǎo)軌不平行時(shí)，黑色與紅色線條不在同一直線上，此時(shí)可以調(diào)節(jié)噴頭架上的微調(diào)器，直到在同一直線上為止。

圖13 噴頭平行度測試

完成以上測試后對噴墨印花機(jī)進(jìn)行整圖印花測試，結(jié)果如圖14 所示。印花圖片寬幅1.5 m，印花精度360×720 DPI。從印花結(jié)果可以看出，該數(shù)碼噴墨印花機(jī)可以滿足工業(yè)生產(chǎn)需求。

圖14 印花機(jī)整圖測試

6 結(jié)語

印花圖片的數(shù)據(jù)處理以及印花過程控制影響最終的印花質(zhì)量，因此要求印花圖片的數(shù)據(jù)處理系統(tǒng)能夠準(zhǔn)確、快速地對印花圖片數(shù)據(jù)進(jìn)行拆分、重組，最終生成可供印花的圖片數(shù)據(jù)的點(diǎn)陣信息形式。針對印花過程中的數(shù)據(jù)處理與控制過程進(jìn)行基于FPGA 的軟硬件設(shè)計(jì)，并對相關(guān)模塊進(jìn)行仿真分析。調(diào)試與實(shí)驗(yàn)驗(yàn)證表明該噴墨印花系統(tǒng)可對圖片數(shù)據(jù)進(jìn)行高效傳輸，并且能準(zhǔn)確地用于印花工作。