小型無(wú)人機(jī)偵測(cè)系統(tǒng)中的DDC設(shè)計(jì)及實(shí)現(xiàn)

王穎 陳志勇 寇韻涵

（1.中國(guó)電子科技集團(tuán)公司第三十八研究所 安徽省合肥市 230000）

（2.中國(guó)船舶重工集團(tuán)公司第七二二研究所 湖北省武漢市 430000）

1 引言

數(shù)字下變頻是通信信號(hào)偵測(cè)領(lǐng)域的關(guān)鍵技術(shù)。無(wú)人機(jī)偵測(cè)設(shè)備的射頻天線在接收無(wú)人機(jī)發(fā)射的通信信號(hào)后，經(jīng)射頻前端處理得到模擬中頻信號(hào)，再經(jīng)模數(shù)轉(zhuǎn)換器帶通采樣變換成數(shù)字中頻信號(hào)，最后在數(shù)字器件中做數(shù)字信號(hào)處理。

由于高速ADC采樣量化輸出的數(shù)字中頻信號(hào)數(shù)據(jù)率過(guò)大，數(shù)據(jù)采集位數(shù)變高，相應(yīng)的后級(jí)信號(hào)處理器件需要提高數(shù)據(jù)計(jì)算位數(shù)，進(jìn)而導(dǎo)致硬件邏輯資源消耗增大，而數(shù)字信號(hào)經(jīng)過(guò)傳輸、轉(zhuǎn)換處理不會(huì)導(dǎo)致信噪比變差。因此，為減少冗余的計(jì)算量，降低FPGA等數(shù)字信號(hào)處理器件的資源壓力和硬件成本，需通過(guò)數(shù)字下變頻技術(shù)將ADC輸出的數(shù)字中頻信號(hào)的采樣率降低到與后端數(shù)字處理器件相匹配的數(shù)據(jù)處理速率范圍。現(xiàn)代通信信號(hào)偵測(cè)系統(tǒng)中，下變頻模塊一般置于接收前端ADC和后端DSP之間，典型的通信信號(hào)偵測(cè)系統(tǒng)框架如圖1所示。

2 DDC方案設(shè)計(jì)

數(shù)字下變頻模塊主要由混頻器（Mixer）、多速率濾波器組組成。本系統(tǒng)設(shè)計(jì)的DDC模塊實(shí)現(xiàn)了在輸入信號(hào)采樣率為112MHz的條件下，輸出28MHz采樣率信號(hào)，系統(tǒng)設(shè)計(jì)框圖如圖2所示。

2.1 混頻器設(shè)計(jì)

混頻器的核心組成部分為數(shù)字控制振蕩器（NCO，Numerically Controlled Oscillator），實(shí)現(xiàn)數(shù)控振蕩器有多種方式，如直接數(shù)字頻率合成（DDS）技術(shù)、坐標(biāo)旋轉(zhuǎn)算法（CORDIC）等。

由于本文小型無(wú)人機(jī)偵測(cè)系統(tǒng)基于FPGA平臺(tái)實(shí)現(xiàn)，為最大限度地減少DDC模塊占用的邏輯資源，設(shè)計(jì)選用DDS技術(shù)產(chǎn)生用于混頻的正余弦信號(hào)。具體硬件實(shí)現(xiàn)采用32位計(jì)數(shù)器，假設(shè)每過(guò)一個(gè)時(shí)鐘周期計(jì)數(shù)器加n，則計(jì)數(shù)器總共可以計(jì)個(gè)時(shí)鐘，輸出正弦波的頻率為取計(jì)數(shù)器高8位為ROM的讀取地址，可得在內(nèi)輸出整個(gè)波形。將高速ADC采樣輸出的載頻為f0的數(shù)字中頻信號(hào)分別與載頻為fc的正弦及余弦信號(hào)相乘，輸出相互正交的IQ信號(hào)，該輸出信號(hào)包括輸入信號(hào)的差頻部分f0-fc與和頻部分f0+fc。

2.2 CIC濾波器設(shè)計(jì)

數(shù)字中頻信號(hào)完成混頻后處于嚴(yán)重過(guò)采樣狀態(tài)，為降低信號(hào)混跌影響需要對(duì)高采樣率數(shù)據(jù)抽取。級(jí)聯(lián)積分梳狀濾波器（CIC，Cascade Integrator Comb），是高速抽取器中簡(jiǎn)單有效的抗混疊濾波單元，被廣泛應(yīng)用于多抽樣率信號(hào)處理系統(tǒng)中。其組成包括積分器、加法器、寄存器，沒(méi)有乘法器，因此適合在實(shí)時(shí)性好、并行處理能力強(qiáng)的FPGA器件上實(shí)現(xiàn)，CIC濾波器結(jié)構(gòu)框圖如圖3所示。

2.3 FIR濾波器設(shè)計(jì)

圖1：通信信號(hào)偵測(cè)系統(tǒng)框圖

圖2：小型無(wú)人機(jī)偵測(cè)系統(tǒng)DDC示意圖

圖3：CIC濾波器的實(shí)現(xiàn)結(jié)構(gòu)

FIR濾波器，即有限個(gè)采樣值構(gòu)成的沖擊響應(yīng)。由混頻器原理知，混頻輸出信號(hào)包含和頻部分f0+fc，需使用低通濾波器濾除信號(hào)高頻部分。

濾波器系數(shù)通過(guò)MATLAB軟件FilterDesigner工具設(shè)計(jì)生成，并定點(diǎn)化處理后，配置到FPGA IP核中。本方案該濾波器設(shè)計(jì)為低通等波紋濾波器，濾波器階數(shù)為21階，過(guò)渡帶為8MHz-11.2MHz，帶外衰減為80dB，濾波器系數(shù)量化位寬為16位，參數(shù)設(shè)計(jì)界面如圖4所示。

3 FPGA實(shí)現(xiàn)

根據(jù)軟件無(wú)線電理論和多速率數(shù)字信號(hào)處理原理，采用Zynq 7035 FPGA硬件平臺(tái)實(shí)現(xiàn)數(shù)字下變頻系統(tǒng)方案，單個(gè)DDC模塊占用資源不超過(guò)Zynq 7系列芯片資源的十分之一。系統(tǒng)中下變頻模塊輸入信號(hào)的中心頻率為fc，采樣頻率為112MHz；經(jīng)過(guò)本地載波混頻后形成兩路正交零中頻IQ信號(hào)；再經(jīng)過(guò)4階CIC濾波并4倍抽取后信號(hào)帶寬降至原來(lái)的1/4，采樣率降至28MHz；然后通過(guò)一個(gè)過(guò)渡帶為8-11.2MHz的FIR濾波器，帶寬降至11.2MHz，其中I路和Q路混頻之后的處理過(guò)程相同，DDC設(shè)計(jì)框圖如圖5所示。

硬件實(shí)現(xiàn)時(shí)混頻器使用Xilinx自帶的DDSIP核與乘法器IP核實(shí)現(xiàn)輸出頻率f_c的正余弦信號(hào)，并將數(shù)字中頻信號(hào)頻譜搬移至零頻。濾波器組中CIC濾波器和FIR濾波器，根據(jù)MATLAB仿真生成的系數(shù)文件配置Xilinx中相應(yīng)濾波器IP核實(shí)現(xiàn)。

4 結(jié)束語(yǔ)

圖4：小型無(wú)人機(jī)偵測(cè)系統(tǒng)DDC濾波器參數(shù)設(shè)計(jì)

圖5：小型無(wú)人機(jī)偵測(cè)系統(tǒng)DDC設(shè)計(jì)原理圖

本文設(shè)計(jì)實(shí)現(xiàn)了一種小型無(wú)人機(jī)偵測(cè)系統(tǒng)中數(shù)字下變頻方案，采用正交混頻、CIC濾波器、FIR濾波器結(jié)合的方式，在有限的硬件資源下，完成了高采樣率數(shù)字中頻信號(hào)到低采樣率基帶信號(hào)的轉(zhuǎn)換，使得輸入到后端模塊的信號(hào)數(shù)據(jù)速率滿足器件要求，并保證了后端數(shù)字信號(hào)處理的硬件邏輯資源需求。