基于65-nm CMOS工藝的W波段兩路電流合成型功率放大器的設計

黃占秋 張旭 趙晨曦 康凱

0 引言

近年來人們對高速率無線通信的需求日益提升,頻率較低的頻帶范圍(<10 GHz)被藍牙、Wi-Fi、4G、5G通信等應用占據,頻譜資源已經消耗殆盡,而頻率較高的毫米波頻帶范圍具有充足的頻譜資源,因此具有廣泛的應用前景[1-2]．W波段電磁波由于在大氣中的衰減較小,且對云、霧、雨的穿透特性好,因此在全天候雷達系統中有著良好的應用背景[3-4]．在W波段的雷達系統中,功率放大器(Power Amplifier,PA)是一個十分關鍵的模塊,其輸出功率和效率直接決定了雷達系統的探測距離和功耗,因此設計高輸出功率、高效率的功率放大器是一項十分必要的工作．通常W波段的功率放大器由基于Ⅲ-Ⅴ族的工藝實現,它具有高截止頻率、高耐壓的特性,因此能實現更高的增益和輸出功率．但Ⅲ-Ⅴ族工藝不易與基于CMOS工藝的數字電路集成在一起,且生產成本高．CMOS工藝的優點是集成度高、成本低,而近年來它的工藝節點已經來到了深亞微米級,器件的最大振蕩頻率(fmax)超過200 GHz,因此非常適合毫米波相關應用,最近基于 CMOS 工藝的PA研究也越來越熱門．2012年,Tsai等[5]基于65-nm CMOS工藝設計出了工作在W波段、帶寬為27 GHz的PA,其飽和輸出功率達到了14.8 dBm;同年,Gu等[6]采用65-nm CMOS工藝設計出了一款工作在101～107 GHz的功率放大器,飽和輸出功率(Psat)為14.8 dBm,峰值功率附加效率(PAE)為9.4%;2018年,Vigilante等[7]采用28-nm CMOS工藝設計出了一款具有AM-PM失真補償效果的超寬帶PA,其小信號3-dB 帶寬達到了29～57 GHz,通過調節補償偏壓,可以將工作頻帶內的AM-PM失真控制在1°以內,實現了很高的線性度;2019年,El-Aassar等[8]采用45-nm CMOS工藝設計了一款3-dB帶寬為DC到108 GHz的超寬帶分布式PA,采用堆疊式結構將PA的供電電壓提升到6.6 V,最終實現了20.8 dBm的線性輸出功率．

為了實現高輸出功率、高帶寬以及高效率,本文采用65-nm CMOS工藝設計了一款工作在W波段的功率放大器,通過三級級聯以提升PA的整體增益,采用兩路功率合成來提升輸出功率,所有匹配網絡均采用變壓器結構實現,以此來增大帶寬及減小版圖面積．仿真結果顯示所設計PA的3-dB帶寬達到了20 GHz(84～104 GHz),小信號增益12.7～15.7 dB,飽和輸出功率14.6 dBm,峰值功率附加效率(PAE)為9.7%,電路核心面積僅為0.115 mm2．

1 有源電路設計

PA整體結構如圖1所示,采用了兩路差分功率合成的架構,通過三級基于中和電容的共源結構級聯以實現高增益和穩定性．級間匹配網絡和輸入、輸出匹配網絡均采用變壓器實現,大幅減小版圖面積．

圖1 功率放大器原理圖Fig.1 Schematic of the proposed PA

共源級是PA常用的一種電路結構,其優點是輸出端回波損耗會比較小,S22一般能做到-10 dB以下．然而由于CMOS工藝不提供背孔,因此其接地特性不好,而差分結構天然具有“虛地”特性,可以屏蔽掉芯片外圍bonding線對電路性能的影響,因此CMOS功率放大器多用差分結構實現[9]．圖1顯示所設計的PA有源電路采用差分共源結構．差分結構除了具有接地特性良好的優點外,還能將單端負載上的電壓擺幅擴大為原來的兩倍,從而提升輸出功率[10]．MOS管的柵漏寄生電容CGD的存在會引入一個負反饋路徑,降低信號從柵極到漏極的增益及隔離度,從而引起穩定性問題．Cneu為中和電容,將其交叉并接在差分MOS管的柵、漏極之間可以補償CGD產生的負反饋效應,從而提升共源結構的增益和穩定性[11]．

圖2為加入中和電容之后差分對的最大可用增益(Max Gain)和穩定性隨電容值的變化曲線,它顯示了適當容值的中和電容可以顯著提升放大器的增益和穩定性,但若容值超過此區間,反而會降低穩定性．為了應對工藝、電壓和溫度的波動,電容容值的選取應留有足夠的裕度,因此對于圖2中的情況,容值選擇為35 fF是一個比較好的選擇,在此容值上下波動10%時放大器依然是無條件穩定的．

圖2 中和電容對電路增益和穩定性的影響Fig.2 Influence of capacitance neutralization on max gain and stability

為了獲得較高的輸出功率,功放級單個MOS管的總柵寬選擇為96 μm,而為了減小大尺寸晶體管的寄生帶來的增益惡化,往往需要將其劃分為多個小尺寸晶體管的并聯[12],因此這里將單個96 μm的MOS管替換為2個總柵寬為48 μm的MOS管并聯,單指柵寬選擇為2 μm,指數為24,以此來獲得單個MOS管的最佳性能．第2驅動級MOS管選擇2個管子并聯,每個管子有24 fingers,其單指柵寬為1.8 μm,總柵寬為2×1.8×24=86.4 μm．第1驅動級由于不需要提供高輸出功率,故選擇2個管子并聯,每個管子有14 fingers,其單指柵寬為1.6 μm,總柵寬為2×1.6×14=44.8 μm,在節省功耗的同時提高增益．

2 無源電路設計

2.1 基于變壓器的級間匹配網絡的設計

由于硅基工藝往往提供多層金屬,例如65-nm CMOS工藝提供了M1～M9共9層金屬用于走線,這為變壓器的使用提供了便利．圖3為采用M8和M9兩層金屬設計的一種變壓器,這兩層為頂層金屬,具有最大的厚度和最低的電阻率,因此無源損耗較低．兩層金屬各自繞成一圈電感,在空間上呈垂直堆疊的狀態,因此二者具有一定的電磁耦合,形成了具有一定耦合系數的變壓器結構,初級線圈的能量可以通過電磁耦合傳遞到次級線圈．對于差分電路來說,變壓器可以同時用來實現阻抗匹配和直流供電的作用[13]．線圈中心抽頭處是天然的虛地點,直流電壓從該點饋入,不會影響變壓器的性能．作為級間匹配網絡使用時,初、次級線圈各自的兩個端口分別與前級的差分輸出端口和后級的差分輸入端口相連,在阻隔直流信號的同時可以實現級間的阻抗匹配．變壓器的兩種簡化的等效電路也顯示在了圖3中,L1、L2、M分別為初、次級線圈的電感量和互感量,M與耦合系數k的關系為

圖3 變壓器3D模型及其兩種等效電路Fig.3 The 3D model of the transformer and its equivalent circuits

(1)

線圈的感量可以通過其尺寸大小進行相應調整,耦合系數則由初、次級線圈的空間相對位置決定．通過選取合適變壓器結構和尺寸,可以得到所需的電感值和耦合系數,從而實現阻抗變換,達到阻抗匹配的效果．此外,由于變壓器本身可以看作分布參數電路,初、次級線圈之間以及線圈與地之間都存在寄生電容,這些電容與線圈本身的電感形成一些高階的LC諧振腔,因此可以實現較高的匹配帶寬．

2.2 基于變壓器的功率分配、功率合成網絡的設計

由于輸入輸出信號都是單端信號,因此在輸入和輸出端口均需要巴倫進行信號的單-差分轉換,將變壓器次級線圈的一端接地即可實現巴倫的作用．以輸入匹配網絡為例,單端信號饋入輸入PAD后,經傳輸線直接分為兩路同相位的單端信號,即實現了功率分配的作用．由于功分后的兩路信號是同相位的,不存在隔離度的問題,因此不需要采用威爾金森功分器結構進行功率分配．單端信號經過巴倫轉換成差分信號后被MOS管放大,最后經結構相同的功率合成網絡合成一路單端信號后傳輸到輸出PAD上．

圖4顯示了功率放大器的輸出端功率合成網絡的3D模型圖及其等效電路．負載電阻為50 Ω,Csg為信號PAD的對地電容．末級一路PA需要的差分最佳負載阻抗Zopt為18.1+14jΩ,因此功率合成網絡的作用是要將50 Ω的單端阻抗轉換成末級PA所需要的差分最佳負載阻抗Zopt．變壓器T1可以用其等效模型表示．A點為經過PAD看到的負載阻抗,B點為經過一段電感看到的阻抗,C點為功分后一路看到的阻抗,即為B點阻抗的兩倍．D點為巴倫單端看到的阻抗,經變壓器的阻抗變換后變為Zopt=18.1+14jΩ．阻抗變換的過程顯示在圖5所示的Smith圓圖中．

圖5 功率合成網絡的阻抗變換過程Fig.5 Impedance transformation process of the power combiner

3 仿真結果

基于65-nm CMOS工藝實現了W波段的功率放大器,電路版圖如圖6所示．整體電路采用ANSYS HFSS進行3-D電磁仿真．電源電壓采用1 V,末級PA的柵極偏壓為0.7 V,驅動級的柵極偏壓均為0.6 V,版圖核心面積為230 μm×500 μm,總面積(包含PAD)為750 μm×560 μm，靜態功耗為350 mW．

圖6 功率放大器版圖Fig.6 Layout of the PA

圖7a給出了PA的S參數后仿結果,在1 V的供電電壓下,實現了84～104 GHz的3-dB帶寬,峰值增益為94.5 GHz處的15.7 dB．在90～100 GHz的頻率范圍內S11、S22均小于10 dB,實現了較好的匹配效果．圖7b顯示了PA在84、94和104 GHz處的大信號仿真結果,輸出功率和效率均在94 GHz處達到了最大,Psat為14.6 dBm,OP 1-dB(輸出1-dB壓縮點)為11.3 dBm,峰值PAE為9.7%．

圖7 1 V供電下的仿真結果Fig.7 Simulation results of the PA under 1 V supply

為了與其他文獻中的測試條件保持一致,將供電電壓加大到1.2 V進行了仿真,供電電壓的提升會使得MOS管漏極電壓擺幅增大,從而提升輸出功率和效率．仿真結果顯示在94.5 GHz處,輸出功率和效率均有提升,輸出1-dB壓縮點上升到了12.7 dBm,Psat為16.3 dBm,對應的峰值PAE達到了10.7%．仿真結果如圖8所示．與表1中其他文獻對比,本文所設計的PA在輸出功率、效率和芯片面積上都有一定的優勢．

表1 電路性能比較

圖8 1.2 V供電下的大信號性能Fig.8 Simulated large signal results under 1.2 V supply

4 結束語

本文基于變壓器的阻抗匹配和功率合成的思想,采用65-nm CMOS工藝設計了一種高增益、高輸出功率的功率放大器．仿試驗結果表明該放大器在84～104 GHz的范圍內實現了大于12.7 dB的小信號增益,最大飽和輸出功率達到了14.6 dBm,對應的PAE為9.7%,在增益、帶寬、輸出功率和效率上都表現出了良好的性能．