一種提高PON 系統(tǒng)時(shí)間同步精度的硬件架構(gòu)

劉 暢，姜 超，柯明明

（1.武漢郵電科學(xué)研究院，湖北武漢 430074；2.烽火通信科技股份有限公司，湖北武漢 430073）

隨著基站向Small Cell 方向發(fā)展[1]，覆蓋密度越來(lái)越大，運(yùn)營(yíng)商們需要建設(shè)低成本、深度覆蓋的承載網(wǎng)絡(luò)。而PON 成本更低、可節(jié)約光纖消耗，并且已能滿足小基站數(shù)據(jù)傳輸需求，PON 成為承載LTE 小基站回傳業(yè)務(wù)的理想之選[2]。PON 系統(tǒng)是純介質(zhì)的光網(wǎng)絡(luò)，網(wǎng)絡(luò)結(jié)構(gòu)中完全沒(méi)有有源設(shè)備，相比于其他接入網(wǎng)技術(shù)，具有設(shè)備簡(jiǎn)單、組網(wǎng)靈活、成本低廉等優(yōu)點(diǎn)[3]，因此，利用現(xiàn)有的低成本、廣覆蓋的PON 網(wǎng)絡(luò)實(shí)現(xiàn)小基站回傳是可行的，實(shí)現(xiàn)小基站回傳的一個(gè)關(guān)鍵點(diǎn)便是要實(shí)現(xiàn)時(shí)間同步，業(yè)界最熱門的時(shí)間同步協(xié)議為IEEE1588v2 協(xié)議，1588v2 協(xié)議是近些年發(fā)展起來(lái)的時(shí)間同步技術(shù)協(xié)議，可以實(shí)現(xiàn)亞微秒級(jí)精度的時(shí)間同步[4]，精度與當(dāng)前普遍采用的GPS 方案類似，但與之相比具有成本低廉、維護(hù)方便等優(yōu)點(diǎn)[5]。目前PON 時(shí)間同步已經(jīng)基本實(shí)現(xiàn)，但如今4G 全面覆蓋，5G 時(shí)代即將到來(lái)，峰值速率、網(wǎng)絡(luò)時(shí)延、系統(tǒng)容量等性能指標(biāo)將出現(xiàn)大幅提升[6]，時(shí)間同步的精度急需提高[7]，該文旨在提出一種新的PON 系統(tǒng)硬件架構(gòu)，以提高時(shí)間同步精度。

1 時(shí)間同步的過(guò)程

1.1 時(shí)鐘同步和時(shí)間同步

PON 系統(tǒng)是一種點(diǎn)到多點(diǎn)的網(wǎng)絡(luò)結(jié)構(gòu)，由3 個(gè)部分組成，分別為光線路終端OLT（Optical Line Terminal）、光網(wǎng)絡(luò)單元ONU（Optical Network Unit）和無(wú)源分光器POS（Passive Optical Splitter）[8]，數(shù)據(jù)流從局端OLT 到光分路器，再到各個(gè)ONU。實(shí)際工程中，將PON 網(wǎng)絡(luò)看做一個(gè)整體，只有每個(gè)部分均實(shí)現(xiàn)時(shí)間同步，整體的時(shí)間同步精度才能有保證。

時(shí)間同步的前提是時(shí)鐘同步，時(shí)鐘同步分為帶內(nèi)時(shí)鐘同步和帶外時(shí)鐘同步，二者對(duì)比如表1 所示。

表1 時(shí)鐘源對(duì)比

表2 時(shí)間源對(duì)比

1.2 時(shí)鐘/時(shí)間同步應(yīng)用場(chǎng)景

實(shí)現(xiàn)高精度時(shí)間同步的前提是高精度的時(shí)鐘同步，目前的1588 時(shí)間同步方案主要采用1588 時(shí)間+SyncE 時(shí)鐘的混合同步方式，較為普遍的有以下兩種部署方案：

1）全網(wǎng)部署1588v2。無(wú)線基站要求時(shí)間同步，需要承載網(wǎng)提供時(shí)間同步。當(dāng)承載網(wǎng)設(shè)備支持1588v2同步時(shí)，時(shí)間源從承載網(wǎng)設(shè)備注入，如圖1所示。

圖1 同步應(yīng)用（全網(wǎng)部署1588v2）

承載網(wǎng)設(shè)備通過(guò)1PPS+TOD 接口注入同步時(shí)間源，作為普通時(shí)鐘[13（]Ordinary Clock,OC）設(shè)備。承載網(wǎng)設(shè)備之間通過(guò)1588v2 完成時(shí)間、時(shí)鐘同步。OLT+ONU 設(shè)備作為一個(gè)整體被看作是邊界時(shí)鐘（Boundary Clock,BC）設(shè)備，OLT 通過(guò)GE/10GE 上行鏈路輸入1588v2 時(shí)間，ONU 設(shè)備通過(guò)用戶側(cè)GE 鏈路向下游設(shè)備輸出1588v2 時(shí)間。OLT 設(shè)備和ONU設(shè)備之間，PON 時(shí)間傳遞以O(shè)MCI（ONU Management and Control Interface）方式下發(fā)。

基站作為OC 設(shè)備時(shí)，若不支持1588v2 同步，使用1PPS+TOD 接口輸入時(shí)間同步源，使用SyncE 完成時(shí)鐘同步；若支持1588v2 同步，使用1588v2 完成時(shí)間、時(shí)鐘同步。

2）OLT 注入時(shí)鐘源/時(shí)間源。無(wú)線LTE 基站要求時(shí)間同步，當(dāng)承載網(wǎng)設(shè)備不支持1588v2 同步時(shí)，時(shí)間源從OLT 設(shè)備注入。其余與第一種部署相同，不再贅述。如圖2 所示。

圖2 同步應(yīng)用（OLT注入時(shí)鐘源/時(shí)間源）

2 新的硬件架構(gòu)

2.1 總體設(shè)計(jì)思路

網(wǎng)絡(luò)的迅速發(fā)展對(duì)小基站時(shí)間同步精度提出了更高的要求，以前采用的舊方案是時(shí)間盤[14]方案，即獨(dú)立一個(gè)盤專門同步時(shí)鐘，通過(guò)時(shí)間盤和控制盤之間的報(bào)文交互來(lái)同步時(shí)鐘，但有報(bào)文擁塞的可能性，且步驟繁瑣，影響同步精度，已經(jīng)不能滿足5G 時(shí)代的要求。因此，針對(duì)時(shí)間盤方案的弊端，筆者提出了如下幾點(diǎn)優(yōu)化思路：

1）將時(shí)鐘模塊內(nèi)置于控制盤，通過(guò)FPGA 與時(shí)鐘芯片的相互配合同步時(shí)鐘，減少不必要的報(bào)文交互，提升時(shí)鐘同步精度，進(jìn)而可以提升時(shí)間同步精度。

2）OLT 不再使用CPU 帶內(nèi)方式與ONU 傳遞時(shí)間時(shí)鐘，而是通過(guò)PON 物理線路連接，這種硬件上的走線更能提升性能。

斗室內(nèi)，冼星海正全神貫注修改《在太行山上》曲譜，未發(fā)覺(jué)有人到訪。一曲終了，郭沫若捅了捅冼星海后背：“星海,周副主席看你來(lái)了。”他讓冼星海先試唱一遍,說(shuō)：“我和周公當(dāng)你的第一個(gè)聽眾”。冼星海說(shuō)：“這是一首二部合唱,需要有一個(gè)人和我配合。”周恩來(lái)便說(shuō)：“你唱主旋律,我唱第二聲部，如何？”冼星海興奮地說(shuō)：“好！”渾厚而激昂的歌聲在小屋里回蕩。合唱完后，周、郭當(dāng)場(chǎng)拍板，確定《在太行山上》在武漢紀(jì)念抗戰(zhàn)一周年歌詠大會(huì)上演唱。1938年7月，武漢歌詠大會(huì)盛況空前。這首歌由張曙、林路、趙啟海等在大會(huì)上唱出，迅速傳遍大后方及各敵后抗日根據(jù)地。

3）上聯(lián)盤為主控盤端口的拓展，提取帶內(nèi)時(shí)鐘步驟繁瑣，若直接將上聯(lián)端口的物理線路通過(guò)背板走線直接連接到主控盤上，可提升同步時(shí)間能力。

根據(jù)以上思路，該方案重新設(shè)計(jì)了硬件架構(gòu)。取消時(shí)間盤，加入了公共接口盤，以提供2M 帶外時(shí)鐘接口及1PPS+TOD 帶外時(shí)間接口，如圖3 所示。

圖3 PON系統(tǒng)結(jié)構(gòu)

設(shè)計(jì)的關(guān)鍵在于主控盤內(nèi)部模塊，新方案采用以FPGA 為主導(dǎo)，時(shí)鐘芯片、交換芯片、CPU 相配合的方式替代時(shí)間盤。設(shè)計(jì)框圖如圖4 所示。

圖4 主控盤設(shè)計(jì)

2.2 各模塊功能

在新方案中，主控盤的關(guān)鍵模塊功能如下：

FPGA 模塊：FPGA 支持通過(guò)BMU 本地總線接口訪問(wèn)模塊內(nèi)部寄存器，實(shí)現(xiàn)以太網(wǎng)接口的1588 協(xié)議傳輸，能處理Sync、Delay_Req、Delay_Resp、Announce和Signaling 5 種報(bào)文，還支持VLAN、以太網(wǎng)和IP 等6種報(bào)文封裝格式。也可配置Sync 報(bào)文的發(fā)送周期，上限為每秒256 次，下限為2 秒1 次。FPGA 根據(jù)軟件配置自行維護(hù)所有報(bào)文的收發(fā)，收方向需向BMU上報(bào)完整的Announce 報(bào)文（34 字節(jié)幀頭和30 字節(jié)載荷）和T1、T2、T3、T4 時(shí)戳以及CF 域[15]。

1588 協(xié)議傳輸需要的所有時(shí)戳由FPGA 自行維護(hù)。各個(gè)通道支持主從模式選擇、單播組播模式選擇。各通道可配參數(shù)，保障各通道可工作于不同模式，最多支持128 個(gè)通道。各個(gè)通道支持PTP 報(bào)文發(fā)送使能控制功能。實(shí)現(xiàn)對(duì)所有通道的收發(fā)PTP 幀內(nèi)容監(jiān)測(cè)和性能統(tǒng)計(jì)。各個(gè)通道支持靜態(tài)時(shí)延補(bǔ)償功能。支持主備工作狀態(tài)使能控制。

時(shí)鐘芯片模塊：時(shí)鐘芯片模塊包含多個(gè)數(shù)字鎖相環(huán)[16]，起鎖定信號(hào)的作用。數(shù)字鎖相環(huán)一般由數(shù)字鑒相器、數(shù)字環(huán)路濾波器、數(shù)字壓控振蕩器三部分組成，如果本振信號(hào)的頻率和輸入信號(hào)的頻率完全一致，兩者的相位差將保持某一個(gè)恒定值，則數(shù)字鑒相器的輸出將是一個(gè)恒定直流電壓（忽略高頻分量），數(shù)字環(huán)路濾波器的輸出也是一個(gè)直流電壓，DCO的頻率將停止變化，這時(shí)，環(huán)路處于鎖定狀態(tài)。

CPU 模塊：主要負(fù)責(zé)選源。

在各模塊的配合之下，實(shí)現(xiàn)時(shí)鐘同步和時(shí)間同步的流程如下：

1）時(shí)鐘同步：BITS 時(shí)鐘信號(hào)輸入時(shí)，F(xiàn)PGA 將時(shí)鐘信號(hào)分頻為8K 時(shí)鐘信號(hào)，SyncE 信號(hào)輸入時(shí)，主控的交換芯片通過(guò)SGMII 將信號(hào)發(fā)送給FPGA，F(xiàn)PGA將其分頻為8K 時(shí)鐘信號(hào)，再?gòu)乃械?K 時(shí)鐘信號(hào)中選擇一路作為時(shí)鐘芯片的備選參考時(shí)鐘源。時(shí)鐘芯片鎖定后再發(fā)送給FPGA，由FPGA 送往背板。

2）1588v2 時(shí)間同步：FPGA 模塊具有控制PTP 報(bào)文產(chǎn)生、處理單元以完成PTP 報(bào)文收發(fā)，協(xié)議處理，最優(yōu)時(shí)間源（Best Master Clock，BMC）算法實(shí)現(xiàn)等功能。通道讀取PTP ANNOUNCE 報(bào)文，根據(jù)1588v2 協(xié)議從報(bào)文中提取PTP 時(shí)間源信息，保存到本地。收發(fā)包通道：上游設(shè)備端口＜-＞上聯(lián)口＜-＞主控交換芯片＜-＞FPGA。PTP 通過(guò)在主從時(shí)鐘間交互報(bào)文精確測(cè)量線路時(shí)延和主從時(shí)鐘間的偏差值，以實(shí)現(xiàn)時(shí)間同步。

3）1PPS+TOD 時(shí)間同步：FPGA 接收來(lái)自背板的1PPS+TOD 信號(hào)，完成1PPS+TOD 信號(hào)的接收和存儲(chǔ)，并對(duì)1PPS 信號(hào)提供輸入時(shí)延補(bǔ)償功能，將補(bǔ)償后的1PPS 信號(hào)輸出提供給時(shí)鐘芯片進(jìn)行時(shí)間同步。時(shí)鐘芯片同步1PPS 信號(hào)后發(fā)送給FPGA，F(xiàn)PGA按中國(guó)移動(dòng)TD TOD 協(xié)議規(guī)范組成TOD 幀，在下一個(gè)PPS 上升沿之后發(fā)送出去，生成發(fā)往背板的1PPS+TOD 信號(hào)。

3 實(shí)驗(yàn)驗(yàn)證

3.1 測(cè)試環(huán)境

測(cè)試中使用的OLT 是烽火通信的AN6000-17 系列，主控盤為HSCA，上聯(lián)盤為HU8A，線卡為GNOA，ONU 型號(hào)為5261-CGF，測(cè)試儀表為夏光XG7280 時(shí)頻同步分析儀。測(cè)試組網(wǎng)如圖5 所示。

圖5 測(cè)試組網(wǎng)

3.2 實(shí)驗(yàn)過(guò)程及結(jié)果

實(shí)驗(yàn)分為4 種情況：2 MBITS 時(shí)鐘測(cè)試、SyncE 時(shí)鐘測(cè)試、1PPS+TOD 時(shí)間測(cè)試和1588v2 時(shí)間測(cè)試。由于時(shí)鐘同步是為時(shí)間同步服務(wù)的，最后的目的還是時(shí)間同步，因此這里只展示最后的時(shí)間同步的測(cè)試結(jié)果。

1）1PPS+TOD 為純物理線路，主要的誤差來(lái)源于線纜造成的延時(shí)，該延時(shí)可以通過(guò)計(jì)算消除，不會(huì)影響抖動(dòng)范圍。該次測(cè)試時(shí)間約為12 小時(shí)，總體抖動(dòng)在5 ns 內(nèi)，多次測(cè)試抖動(dòng)在20 ns 內(nèi)，時(shí)間同步精度較高，結(jié)果如圖6 所示。

圖6 1PPS+TOD長(zhǎng)時(shí)測(cè)試結(jié)果

2）采用1588v2 時(shí)間同步，誤差由三部分引入：①上下行波長(zhǎng)不同，上行波長(zhǎng)為1 310 ns，下行為1 490 ns，在最大物理距離為20 km的情況下，產(chǎn)生的誤差約為17 ns，可通過(guò)計(jì)算從而進(jìn)行補(bǔ)償；②serdes 串并轉(zhuǎn)換引入的誤差，GPON的下行速率為2.488 Gbit/s，誤差約為±6.4 ns，該誤差消除較為困難；③測(cè)距引入的誤差，該誤差容易補(bǔ)償，但GPON 在單向時(shí)延上引入的最大誤差為±1.6 ns，暫時(shí)無(wú)法進(jìn)行補(bǔ)償，所以，在補(bǔ)償都實(shí)現(xiàn)的情況下，精度可以達(dá)到±1.6 ns；若不做任何補(bǔ)償，精度應(yīng)在±25 ns 以內(nèi)。該次測(cè)試口為10G 光口，測(cè)試時(shí)長(zhǎng)約為12 小時(shí)，抖動(dòng)范圍為0～15 ns，多次測(cè)試抖動(dòng)在20 ns 內(nèi)，對(duì)比以前時(shí)間盤1588v2 方案（偏差±40 ns）有了明顯的提升，結(jié)果如圖7 所示。

圖7 1588v2長(zhǎng)時(shí)測(cè)試結(jié)果

4 結(jié)論

通過(guò)上述測(cè)試結(jié)果可以看出，PON 系統(tǒng)的時(shí)間同步精度得到了很大提升，1588v2 和1PPS+TOD 時(shí)間同步精度均在20 ns 以內(nèi)，這種全新的硬件架構(gòu)以FPGA 為主導(dǎo)，采用時(shí)鐘模塊置于控制盤內(nèi)，PON 物理線路連接等創(chuàng)新性設(shè)計(jì)，解決了目前時(shí)間同步精度低的問(wèn)題，能夠接受即將到來(lái)的5G 時(shí)代的挑戰(zhàn)。另外，該方案長(zhǎng)時(shí)測(cè)試的穩(wěn)定性也很強(qiáng)，具有很高的應(yīng)用價(jià)值，可以大規(guī)模商用。