低插入損耗的8 GHz～18 GHz CMOS無(wú)源延時(shí)線設(shè)計(jì)?

張 明，徐 琴

(1.成都職業(yè)技術(shù)學(xué)院軟件學(xué)院，四川 成都 610041；2.重慶郵電大學(xué)移通學(xué)院，重慶 401520)

對(duì)于寬帶相控陣系統(tǒng)等要求延時(shí)可控且工作頻率較高的應(yīng)用，基于無(wú)源二階全通網(wǎng)絡(luò)(APN)的延時(shí)模塊[1－2]是較好的選擇方案。與傳統(tǒng)傳輸線延時(shí)結(jié)構(gòu)相比，無(wú)源二階APN 具有更高的延時(shí)帶寬乘積[3]，且集成面積更小。這兩個(gè)特性促使無(wú)源APN電路被廣泛用于實(shí)現(xiàn)高頻集成延時(shí)電路。

與無(wú)源APN 相比，有源二階APN 的電路尺寸通常要小得多。例如，Mondal 等人[4]提出了一種全通濾波器架構(gòu)的2 GHz 有源延時(shí)單元，采用了0.18 μm CMOS 工藝，延時(shí)范圍為0.25 ns～1.7 ns。但是，有源二階APN 的使用僅限于工作頻率小于幾個(gè)GHz 的應(yīng)用。對(duì)于在高頻寬帶上的應(yīng)用來(lái)說(shuō)，無(wú)源二階APN 的適用性更好。但是，單個(gè)無(wú)源二階APN的延時(shí)帶寬乘積有時(shí)不足以提供所需群延時(shí)值，因此研究人員提出將多個(gè)相同的無(wú)源二階APN 進(jìn)行級(jí)聯(lián)。例如，Hu 等人[5]提出了一種0.13 μm 工藝1 GHz～20 GHz 延時(shí)電路，最大延時(shí)為400 ps，獲得了較小的延時(shí)誤差。Moallemi 等人[6]提出了一種用于相控陣天線的寬帶可控延時(shí)模塊。但是，在此類設(shè)計(jì)方法中，隨著群延時(shí)的增加或上限頻率的增加，需要更多的無(wú)源APN 電路，這就導(dǎo)致了更大的插入損耗和更大的電路尺寸。

因此，本文設(shè)計(jì)了一種利用較少的級(jí)聯(lián)無(wú)源APN 實(shí)現(xiàn)高群延時(shí)的新方法。該方法利用二階APN 群延時(shí)頻率響應(yīng)的峰值特性，從單個(gè)APN 電路中提取更多的群延時(shí)，適用于高頻寬帶通應(yīng)用。該方法在實(shí)現(xiàn)大群延時(shí)的同時(shí)，具有插入損耗低、電路尺寸小的優(yōu)點(diǎn)。該無(wú)源延時(shí)線設(shè)計(jì)采用0.18 μm CMOS 工藝進(jìn)行了具體實(shí)現(xiàn)，可在8 GHz～18 GHz的頻段內(nèi)提供120 ps 的最大延時(shí)和3.9 ps 的最小延時(shí)，延時(shí)步長(zhǎng)為3.9 ps。

1 群延時(shí)設(shè)計(jì)方法

1.1 傳統(tǒng)方法

兩種經(jīng)典的無(wú)源二階APN 電路[7－8]如圖1 所示。

圖1 兩種經(jīng)典的無(wú)源二階APN 電路

在終端阻抗完全匹配的情況下，這些無(wú)源結(jié)構(gòu)的散射參數(shù)S21如下所示:

式中:ωr和Q均為設(shè)計(jì)參數(shù)，可確定APN 電路在頻率上的群延時(shí)響應(yīng)。利用奇偶模理論[9]，由電感寄生電阻引起的延時(shí)電路插入損耗可以根據(jù)如下方式計(jì)算:

式中:Γe和Γo分別為偶模和奇模反射系數(shù)。以圖1(a)為例，Γe和Γo的計(jì)算方式如下:

式中:rs為串聯(lián)寄生電阻，Z0為參考阻抗(通常為50 Ω)。盡管單個(gè)無(wú)源二階APN 電路的插入損耗值較小，但不能被忽略。

當(dāng)單個(gè)二階APN(Q＝)無(wú)法在特定頻率間隔內(nèi)提供所需的群延時(shí)，現(xiàn)有的解決方案是級(jí)聯(lián)幾個(gè)具有較低延時(shí)響應(yīng)的APN 電路。受益于群延時(shí)累積，可達(dá)到較高的群延時(shí)響應(yīng)。圖2 顯示了演示這種方法的示例。

圖2 傳統(tǒng)級(jí)聯(lián)實(shí)現(xiàn)8 GHz～18 GHz 的62.5 ps 延時(shí)

在本例中，通過(guò)級(jí)聯(lián)六個(gè)二階APN(每個(gè)具有10.41 ps 的延時(shí))，在8 GHz～18 GHz 的帶寬內(nèi)實(shí)現(xiàn)了平坦的62.5 ps 延時(shí)響應(yīng)。級(jí)聯(lián)的方法相對(duì)簡(jiǎn)單直接。然而，隨著群延時(shí)的增加或工作頻率向更高的水平移動(dòng)，將需要更多的二階APN 電路。因此，會(huì)導(dǎo)致更大的面積和更高的損耗。

1.2 提出的群延時(shí)交錯(cuò)方法

如Ghazizadeh 等人[10]的研究所述，可以觀察到Q值大于的二階APN 群延時(shí)響應(yīng)具有峰值特性。在幾個(gè)二階APN 電路的級(jí)聯(lián)中，可以將每個(gè)模塊設(shè)計(jì)為以交錯(cuò)方式在特定頻率處具有峰值群延時(shí)，從而可以實(shí)現(xiàn)相對(duì)平坦的群延時(shí)響應(yīng)。與所有APN 塊都相似且Q＝的情況相比，該群延時(shí)會(huì)更高。這種新的設(shè)計(jì)方法可以稱為群延時(shí)交錯(cuò)，可以在使用更少的無(wú)源二階APN 電路的同時(shí)提供更大的群延時(shí)，并減小了插入損耗和電路面積。圖3顯示了采用所提方法的一個(gè)示例。在此示例中，僅使用兩個(gè)二階APN 模塊，即可在8 GHz～18 GHz 帶寬上獲得62.5 ps 的群延時(shí)。

圖3 所提方法實(shí)現(xiàn)8 GHz～18 GHz 的62.5 ps 延時(shí)

為了闡明這種新方法的優(yōu)點(diǎn)，在相同的0.18 μm CMOS 工藝條件下，從電路大小和模擬插入損耗兩個(gè)方面對(duì)圖2 和圖3 所示兩種電路進(jìn)行了比較。為了實(shí)現(xiàn)兩個(gè)示例電路的二階APN 模塊，選擇了圖1(a)的電路結(jié)構(gòu)。該延時(shí)結(jié)構(gòu)的元件值如下所示:

在CMOS 集成電路實(shí)現(xiàn)中，電感元件對(duì)電路尺寸有很大影響[11－13]，其相關(guān)的品質(zhì)因數(shù)對(duì)電路的插入損耗值有很大影響。圖2 所示延時(shí)電路需要六個(gè)173.56 pH 的耦合電感，耦合系數(shù)為－0.5。而圖3 所示延遲電路僅需要兩個(gè)721.35 pH 的耦合電感，耦合系數(shù)為－0.35。兩種示例電路實(shí)現(xiàn)的版圖如圖4 所示。

圖4 兩種示例電路的實(shí)現(xiàn)版圖(0.18 μm CMOS)

圖4(a)和圖4(b)中延時(shí)電路的尺寸分別為0.24 mm2和0.17 mm2。因此，所提出的群延時(shí)設(shè)計(jì)方法可以得到更緊湊的電路。

對(duì)圖4 所示的兩個(gè)延時(shí)電路進(jìn)行了電磁仿真。這兩個(gè)電路的插入損耗仿真結(jié)果如圖5 所示。

圖5 插入損耗仿真結(jié)果

采用所提方法的電路由于電感元件的數(shù)量較少而具有較小的損耗。相比傳統(tǒng)級(jí)聯(lián)電路，在18 GHz時(shí)，損耗降低了約1.1 dB。在使用新設(shè)計(jì)方法時(shí)，以更多的群延時(shí)偏差為代價(jià)，獲得了更低的插入損耗和更小的電路尺寸。圖6 顯示了圖4 中兩個(gè)示例電路在8 GHz～18 GHz 頻帶上的群延時(shí)曲線。

圖6 群延時(shí)仿真結(jié)果

在上述帶寬內(nèi)，兩個(gè)延時(shí)電路的平均群延時(shí)均為62.5 ps。然而，該設(shè)計(jì)方法實(shí)現(xiàn)的電路最大群延時(shí)偏差比平均值高0.75 ps，而傳統(tǒng)級(jí)聯(lián)方法實(shí)現(xiàn)的電路最大群延時(shí)偏差僅為0.2 ps。

2 實(shí)驗(yàn)結(jié)果與分析

2.1 集成無(wú)源延時(shí)線電路

采用0.18 μm CMOS 工藝設(shè)計(jì)并實(shí)現(xiàn)了一種5 bit延遲控制的集成延時(shí)線電路。工作頻率帶寬的目標(biāo)是覆蓋8 GHz～18 GHz。這個(gè)可變延時(shí)電路的框圖如圖7 所示。

圖7 5 bit 延遲控制的集成延時(shí)線電路框圖

該集成電路包含五個(gè)無(wú)源可控延時(shí)模塊，設(shè)計(jì)的群延時(shí)為3.9 ps、7.8 ps、15.6 ps、31.25 和62.5 ps。因此，集成延時(shí)線可以提供最大125 ps 的延時(shí)，延時(shí)分辨率為3.9 ps。簡(jiǎn)單的匹配網(wǎng)絡(luò)被放置在射頻路徑的起點(diǎn)和終點(diǎn)[14－16]，以減少輸入/輸出焊盤(pán)寄生電容的失配效應(yīng)。延遲模塊的放置順序是通過(guò)最大程度地減少相鄰模塊對(duì)彼此群延時(shí)響應(yīng)的不利負(fù)載影響來(lái)確定的。

2.2 測(cè)量結(jié)果

制作的延遲線電路芯片顯微照片如圖8 所示，其總面積(包括射頻焊盤(pán))為1.2 mm×2.7 mm。在片上進(jìn)行了測(cè)量，并使用安捷倫網(wǎng)絡(luò)分析儀E5071C測(cè)量了S參數(shù)結(jié)果。

圖8 無(wú)源延遲線電路芯片顯微照片

群延時(shí)結(jié)果是通過(guò)測(cè)量相變數(shù)據(jù)并對(duì)頻率進(jìn)行推導(dǎo)而獲得的。為了最小化群延時(shí)提取過(guò)程中的噪聲污染，需要考慮幾個(gè)因素。首先，采樣頻率點(diǎn)的數(shù)量被選擇為401 個(gè)，對(duì)應(yīng)于相對(duì)較小的35 MHz 頻率步進(jìn)。此外，為了降低噪聲水平，測(cè)量網(wǎng)絡(luò)分析儀的中頻帶寬分辨率已降至相對(duì)較小的30 kHz[17－18]。其次，在數(shù)據(jù)采集后，對(duì)測(cè)量的相位數(shù)據(jù)進(jìn)行數(shù)字濾波，去除高頻噪聲干擾，得到平滑的群延時(shí)曲線。5 bit無(wú)源延時(shí)線的群延時(shí)如圖9 所示。

圖9 中31 個(gè)延時(shí)對(duì)應(yīng)的均方根群延時(shí)誤差如圖10 所示。

從圖9 和圖10 可以看出，制作的延時(shí)線電路芯片在8 GHz～18 GHz 帶寬內(nèi)平均最大群延時(shí)為120 ps，最壞情況下的均方根誤差小于3.3 ps。

圖9 5 bit 無(wú)源延時(shí)線的群延時(shí)

圖10 均方根群延時(shí)誤差

所制造的延時(shí)線在其工作帶寬上具有令人滿意的輸入和輸出反射系數(shù)，分別如圖11 和圖12 所示。

圖11 輸入反射系數(shù)

圖12 輸出反射系數(shù)

所制造的5 bit 延時(shí)線的插入損耗如圖13所示。

從圖13 可以看出，插入損耗從8 GHz 時(shí)的12.6 dB(平均值)增加到18 GHz 時(shí)的20.5 dB(平均值)。在工作頻帶的較高端，測(cè)得的插入損耗比模擬結(jié)果大約高1.4 dB。這一額外損耗可能是在較高頻率下測(cè)量的反射系數(shù)比模擬值低的原因。最大插入損耗變化出現(xiàn)在17.7 GHz，約為±2.1 dB。

圖13 插入損耗

將所提無(wú)源延時(shí)線電路芯片與現(xiàn)有相關(guān)工作進(jìn)行了比較，如表1 所示。幅度誤差表示整個(gè)延遲狀態(tài)下插入損耗的變化，被定義為插入損耗的最大值減去平均插入損耗值(以分貝為單位)。

表1 可控集成延遲線的性能比較

從表1 可以看出，所提無(wú)源延時(shí)線具有中等的延時(shí)帶寬積和幅度誤差值。由于延時(shí)電路的控制位數(shù)相近且工作頻率范圍大致相同，重點(diǎn)將所設(shè)計(jì)的延時(shí)電路的插入損耗值與文獻(xiàn)[10]中提出的延時(shí)電路的插入損耗值進(jìn)行了比較。與文獻(xiàn)[10]相比，所提延時(shí)線的插入損耗顯著降低，特別是在更高的頻率下。這一改進(jìn)從表1 最后一行所示每比特?cái)?shù)的最大損耗值中也得到驗(yàn)證。這表明，從較少的無(wú)源二階APN 電路中獲取較大的群延時(shí)有利于降低插入損耗。

3 結(jié)論

本文提出了一種新的群延時(shí)設(shè)計(jì)方法。該方法對(duì)二階APN 群延時(shí)頻率響應(yīng)中的峰值特性進(jìn)行了控制，從而獲得相對(duì)較高的群延時(shí)值。因此，僅需較少數(shù)量的二階APN 就可維持較高的群延時(shí)。采用0.18 μm CMOS 技術(shù)設(shè)計(jì)和制造了具有5 bit 控制位的無(wú)源集成延時(shí)線，在8 GHz～18 GHz 的頻率間隔內(nèi)獲得了120 ps 最大延時(shí)，3.9 ps 延時(shí)分辨率。測(cè)試結(jié)果表明，所提延時(shí)線的均方根群延時(shí)誤差小于3.3 ps，且平均插入損耗為12.5 dB～20.5 dB。與現(xiàn)有集成延時(shí)線相比，所提延時(shí)線電路芯片的插入損耗更低。