優化鑿孔極化碼在NAND FLASH 中的糾錯技術研究

宋燕娜，郭 銳

（杭州電子科技大學通信工程學院，浙江杭州 310018）

0 引言

隨著現代科技的飛速發展，關于存儲器的發展也一直是熱點話題，其已融入人們生活的方方面面。存儲器可分類為易失［1］和非易失［2］兩類，NAND FLASH（簡稱為閃存）屬于后者，即斷電后數據能夠存儲。閃存的存儲單元在發展過程中由于對存儲容量的高要求而不斷增加［3-4］。但存儲密度增加的同時，也帶來了更大的噪聲［5-6］。因此，當閃存由于不可避免的噪聲干擾而一再損害存儲數據可靠性時，就需要引入糾錯碼（Error Correcting Code，ECC）以保證閃存數據讀取正確性。

極化碼［7］相較于其他信道編碼具有更為出色的糾錯能力，它的編譯碼復雜度都較低，且能被證明可以達到信道容限。因此，利用極化碼對閃存進行讀數糾錯成為一大研究熱點。文獻［8］提出一種基于極化碼構造的新編碼方案，它支持任意數量的重寫并能夠糾正大量錯誤；文獻［9］研究了閃存的可靠性和持久性問題，并且設計了針對閃存中非對稱錯誤的極化碼糾錯方案，完成了對閃存的一次性大量糾錯；文獻［10］提出通過縮短非系統極化碼和系統極化碼的方法，構造碼率匹配的極化碼應用于閃存，提高了閃存的可靠性；文獻［11］設計了在固態硬盤（Solid State Drives，SSDs）中的多速率極化碼，由于SSDs 中的存儲單元主要由閃存組成，因此該研究提高了極化碼對閃存的糾錯性能。為了使極化碼更好地滿足閃存高碼率的要求，且可以在閃存的數據糾錯應用上具有更好的性能，本文對極化碼進行了優化巴氏參數構造和鑿孔操作以構造新碼字。

本文以MLC 閃存為例，以閃存閾值電壓分布模型為基礎，使用非均勻存儲感知法計算重疊區域的相鄰邊界值和感知電壓，進而計算每個存儲比特的對數似然比（Log likelihood ratio，LLR），并將其擬合成高斯分布并得到方差。通過迭代計算每個存儲單元位的巴氏參數，并且根據閃存頁容量和已知的元數據信息構造碼率匹配的極化碼，使之可以更好地應用于閃存的糾錯模型中。本文所用的優化巴氏參數方法構造的碼字性能與高斯近似構造方法相比，在構造（136，128）、（272，256）、（550，512）鑿孔碼字時分別有2.32、2.1、1.7dB 的性能增益，與蒙特卡洛法相比分別有0.12、0.13、0.15dB 的增益，且碼長越長糾錯性能越強；改變閃存的閾值電壓分布，可以得出如下結論：極化碼的糾錯性能隨著閃存擦除單元標準差的減小而增強。

1 MLC 閃存基本理論

1.1 MLC 閃存基本結構

一個或N 個平面組成閃存，多個塊（Block）又組成一個平面，每塊包含多頁（Page），多個存儲單元組成一頁，其中讀寫操作主要在頁中進行，而擦除操作主要在塊中進行。在閃存的每頁中有數據區和數據冗余區，圖1 中Page 代表的是數據區，用來存儲有用的用戶信息。此外，閃存中還有oob 區域（附加數據空間），進行閃存的糾錯校驗，用于存放元數據信息，在閃存中存儲的固件所用的臨時數據和信息通常被稱為元數據［12］。

Fig.1 NAND FLASH component unit圖1 閃存組成單元

閃存中最常用的是MLC 閃存，在一個存儲晶體管中存儲兩位數據，通過圖2 可以看出，閃存由源極、漏極、控制柵、氧化絕緣層和浮動柵組成。閃存擁有雙層浮柵，外層有一個控制柵，保證閃存的可靠性；內層有一個浮動柵［13］，它的作用是對電荷的收放，而浮動柵外有氧化絕緣層，它可以保護浮柵門不輕易吸收或釋放電荷，尤其是在沒有電源供電的情況下，這就是存儲器的非易失性。浮動柵中還有不同狀態的存儲單元，閃存的本質就是對這些電壓進行探測和感知［14］。

Fig.2 MLC NAND FLASH storage structure圖2 MLC 閃存的存儲結構

閃存的基本操作主要有擦除、編程（寫入）和讀取。閃存可以讀/寫一個頁，但是必須以塊大小擦除。可以近似將擦除狀態的閾值電分布類比為高斯分布，可以近似表示為如式（1）所示，μS0和σS0是擦除狀態閾值電壓分布的均值和標準差。

閃存的另一個重要操作就是寫入操作，在閃存中寫入操作就是頁的編程操作。對于編程過程，增量步脈沖編程（ISPP）技術被廣泛應用，如圖3 所示。因此，編程狀態的閾值電壓可以看作是[Vp,Vp+ΔVpp]上的均勻分布，其中，Vp和ΔVpp分別表示校驗電壓和編程步進增量電壓［15］。第k個編程狀態閾值電壓的邊界Vp和Vp+ΔVpp分別用Vl(k)和Vr(k)表示，則編程狀態的閾值電壓分布表示為如式（2）所示。

但是均勻分布只是一種理想中的情況，當閃存沒有噪聲干擾時可以實現，但實際情況下，閃存存在各種噪聲干擾，因此如式（2）所示對編程狀態閾值電壓分布的模擬并不準確。

Fig.3 Programming/check recursive programming operations圖3 編程/校驗遞歸編程操作

閃存的第3 種基本操作是對數據的讀取操作［16-17］，閃存中數據讀取寫入的基本單位都是頁。數據通過閃存存儲以后，若浮柵門晶體管的閾值電壓判定較為準確，寫入的數據就可以被讀取且錯誤概率較小。尤其是若浮動柵極的閾值電壓能夠確定，電流在通過閃存單元時，即可更高效可靠地讀取閃存中存儲的數據。

1.2 MLC 閃存干擾源與信道模型

單元間干擾（Cell-to-cell interference，CCI），顧名思義，既是不同單元之間因為互相影響而產生干擾。閃存中則是相鄰的存儲單元之間由于重疊區域而對彼此產生損害［18］。這些損害會影響閾值電壓的探測精度，使得探測到的感知電壓發生偏移，在閃存的幾種干擾中，它擁有最大的危害。圖4 表示了受損害單元的位置與損害單元的字線和位線的位置。一個受損害單元主要受到它相鄰字線3 個位線上單元的損害。

Fig.4 Intercell interference of full bit line structure圖4 全部位線結構的單元間干擾

從圖4 可以看出，在閃存中，字線n和位線m相關聯的位置位于（n，m），因此由單元間干擾引起的受害單元的MLC 閃存閾值電壓變化F 可以估算如式（3）所示。

其中，ΔV(n+1,k)是在編程操作期間第n個干擾單元的閾值電壓偏移，γk是受害單元與干擾單元之間的耦合比。γxy和γy分別表示斜對角線方向和90°方向的電容耦合系數。

閃存的閾值電壓不僅受CCI 的影響，也容易受到其他干擾，比如編程/擦除（Program/Erase，P/E）循環，它會導致閃存產生壞塊。本文分別簡要介紹P/E 循環的主要干擾源［19］，即隨機電報噪聲（Random Telegraph Noise，RTN）和數據保留噪聲（Data Retention Noise，DRN）。

關于RTN 的形成過程如下：由于在P/E 循環過程中，在靠近界面的電荷陷阱位置發生的電子捕獲和發射事件，會導致閾值電壓轉移和波動。在達到一定數量的編程周期后，閃存單元的氧化層也將受到損傷，使得閃存的持久性下降。RTN 的閾值電壓分布模型pRTN(x)可以建模為參數λr的對稱指數函數，如式（4）所示。

其中，λr表示循環次數并且不是遞減函數，N 表示P/E循環次數，Kr是一個常量。

在經過較長時間的存儲和多次P/E 循環后，電荷發生泄露，減弱了數據保留能力，即閃存保持電荷的能力降低或受到限制。由于界面陷阱恢復和電子去陷阱而導致的閾值電壓降低，DRN 的閾值電壓分布模型pDRN(x)可以近似建模為高斯分布，如式（5）所示。

其中，μd表示其均值，表示其方差；Ks、Kd、Km是常量，x0表示閃存處于擦除狀態時閾值電壓初值；t 表示記憶保留時間，t0是初始時間。

首先通過對閃存的擦除操作，將去除浮柵門晶體管中的所有電荷，使得閾值電壓分布都一致，再對閃存進行編程操作，將數據寫入閃存中，通過閃存的傳輸信道，經歷了CCI、RTN 及DRN 噪聲，可以得到閃存的最終閾值電壓分布，并且將寫入的數據讀取出來，如圖5 所示。

Fig.5 MLC NAND FLASH channel model圖5 MLC 閃存信道模型

根據上述不同干擾下的閾值電壓分布公式，可得到最終的噪聲閾值電壓分布pf(x)如式（6）所示。

使用Matlab 進行仿真，其中MLC 閃存閾值電壓分布模型的參數設置如表1 所示［20］。

根據表格中的數據可以得到閃存閾值電壓在CCI、RTN 和DRN 后的概率密度圖，如圖6 所示。

可以看到，閃存在經過不同的干擾后受到的閾值電壓偏移量和偏移方向都不同，這些結果清楚地顯示了NAND閃存的動態特性。

Table 1 MLC NAND FLASH threshold voltage distribution model parameters表1 MLC 閃存閾值電壓分布模型參數

Fig.6 MLC NAND FLASH final threshold voltage distribution model after RTN，CCI and DRN effects圖6 MLC 閃存經過RTN、CCI 和DRN 影響后的最終閾值電壓分布模型

2 基于極化碼的MLC 閃存差錯控制

以下是閃存的差錯控制過程：首先將待存儲的信息序列輸入ECC 編碼器進行編碼，然后在閃存頁中進行編程操作，將編碼后的碼字信息寫入閃存有噪傳輸信道，接著從閃存中讀取存儲的數據，讀取后將該數據輸入ECC 譯碼器，檢查錯誤并且將錯誤糾正，輸出譯碼后的信息序列（見圖7）。本文主要介紹適用于MLC 閃存的極化碼編譯碼方法并對其進行差錯控制。

Fig.7 MLC NAND FLASH error correction model圖7 MLC 閃存的糾錯模型

2.1 MLC 閃存非均勻存儲感知法與LLR 計算

在2 bit/cell 的MLC 閃存中，有4 種不同的狀態信息分布在存儲單元中，需要將它們不重疊地分離開，劃分成不同的電壓區間，因此需要3 個硬判決參考電壓。非均勻存儲感知法與傳統的均勻感知法相比，在減少存儲感知等級數量的同時，也能保證數據的準確性。

因此，本文在讀取MLC 閃存中存儲的閾值電壓時可以利用非均勻存儲感知法，使得在減少存儲感知等級數量的同時，使數據可靠性更高，如圖8 所示。主要重疊區域的邊界分布在硬判決參考電壓兩側，而硬判決對感知精度的要求則更高。重疊區域受單元間干擾更強，因此會對閃存的感知電壓能力造成更大影響，而非重疊區域則相對沒有那么大的影響。本文采用非均勻存儲感知法，以實現對閃存電壓更好的感知。

Fig.8 Non-uniform storage perception strategy圖8 非均勻存儲感知策略

從圖8 可以看出，使用非均勻存儲感知法，需要計算重疊區域的閃存閾值電壓相鄰的邊界值，可以通過式（7）計算，分別設為左右相鄰狀態主要重疊區域的邊界電壓，將第a（a=0，1，2）個存儲狀態的閾值電壓分布與相鄰的相除，設定系數Q，就可以得到邊界電壓。

接下來將描述LLR 值的計算過程，可以將存儲單元的閾值電壓準確地映射成對數似然比LLR。第k個存儲狀態對應閾值電壓的概率密度函數表示為p(k)(x)（k=0，1，2，3）。Si表示第i個比特為0 的存儲狀態的集合。因此，給定存儲單元的閾值電壓Vth，可以按式（8），計算出每一個比特的LLR。

當閃存經受了CCI、RTN、DRN 干擾后，它處于擦除狀態的閾值電壓概率密度函數表示如式（9）所示。

當閃存經受了CCI、RTN、DRN 干擾后，它處于編程狀態的閾值電壓概率密度函數表示如式（10）所示。

其中，Rl、Rr表示兩個相鄰的參考電壓。MLC 閃存中，S1={00,01},S2={10,00} 。

令式（7）的概率比系數Q=600，根據式（7）、式（9）和式（10）得到的參考電壓和重疊區域邊界電壓結果如表2 所示。

Table 2 Voltage after interference表2 發生干擾后的電壓

根據上文非均勻感知法基本理論，它在一個重疊區域至少需要3 個數值，即兩側的感知電壓與中間的硬判決感知電壓，因此對于MLC 閃存，一共有3 個主要重疊區域。由此至少可以得到9 個感知電壓值，具體的9 級非均勻存儲感知電壓如表3 所示。

Table 3 Class 9 non-uniform storage perceived voltage表3 9 級非均勻存儲感知電壓

根據式（8）可以得出，當S1=0 時，對應的第1 個比特為0 的LLR 值計算公式如式（11）所示。

根據式（8）可以得出，當S2=0 時，對應的第2 個比特為0 的LLR 值計算公式為如式（12）所示。

在得到感知電壓的的基礎上，假設某一個存儲單元的閾值電壓Vth在感知電壓區間(Rl,Rr]，一般設定閾值電壓Vth如式（13）所示。

其中，Rl、Rr表示兩個相鄰的參考電壓。

但是考慮到落在非重疊區域的電壓值探測精度較低，因此本文不采用通過平均值計算閾值電壓的方法計算LLR值，而是采用根據感知電壓區間對閃存的各存儲單元通過積分計算LLR 值，以提高在非重疊區域存儲比特的LLR 計算準確度。

根據上文已經得到了感知電壓區間(Rl,Rr]，因此根據式（11）—式（13）可以得到如表4 所示的位于(Rl,Rr]區間的閾值電壓Vth對應的LLR 值。

Table 4 LLR value corresponding to level 9 nonuniform perception in MLC NAND FLASH表4 MLC 閃存中9 級非均勻感知對應的LLR 值

由于非均勻存儲感知中的存儲感知等級數量越高，電壓區間劃分越細致，對電壓的感知精度也越高，因此可以增大存儲感知等級，使得LLR 的計算值更準確。

僅從表4 無法直接看出LLR 的分布規律，由于通過MLC 閃存信道的每一個存儲比特對應一個LLR 值，意味著LLR 值受單個存儲比特的影響，由此可以聯想到互信息量。互信息I(X;Y)代表隨機變量Y中包含隨機變量X的信息量，或者說隨機變量X由于已知隨機變量Y而減少的不確定性。

因此，可以計算LLR 相對于存儲比特的互信息量I(λ;X)。考慮到互信息量I(λ;X)在線性高斯模型中與最小均方誤差（Minimum Mean Square Error，MMSE）的 關系［21］，可以將MLC 閃存信道和高斯信道聯系起來，因此在高斯信道中根據互信息量I(λ;X)可得到LLR 的方差，再根據此方差構造新的極化碼。

I(λ;X)的計算公式如式（14）所示。

其中，λ為存儲信道中的LLR元素，p(λ|x=0) 和p(λ|x=1)的計算公式可通過式（15）推導得到。

將L的部分看為一個整體，用exp（a）和exp（b）代替，并對式子左右都取對數，則式（15）轉變為式（16）。

其中，a和b分別是信道1 和信道2 接收的對數似然比，s是根據概率運算后得到的信道1 的比特估計值。

將上述公式等效為式（17）。

式（17）可以進一步等效為式（18）。

由此可以得出，p(λ|x=0)與p(λ|x=1)的計算公式如式（19）所示。

2.2 適用于閃存的優化巴氏參數鑿孔極化碼設計方法

由圖7 中NAND FLASH 的糾錯模型可知，若ECC 糾錯碼是極化碼，則極化碼應用于閃存的數據讀寫糾錯系統的具體實施步驟為：首先通過閃存的Page 進行寫入操作，在極化碼編碼器中輸入源碼信息序列；接著，在極化碼編碼器中進行編碼操作，將寫入的源碼信息序列轉化為編碼序列；然后，經過格雷映射后從長度為N的比特序列變為長度為的比特序列對，隨后將通過閃存的有噪傳輸信道并傳輸到極化碼的譯碼器端口，譯碼器端口接收到的是受到閃存噪聲源影響的存杵序列；最后，譯碼器端口接收到的通過譯碼后即可得到譯碼序列，從而完成對寫入存儲的數據讀出的過程。

本文采用計算巴氏參數值的方法對信息位進行選取。由于MLC 閃存信道屬于非BEC，文獻［22］提出在非BEC 情況下對巴氏參數的計算方法，其中迭代計算單元位的巴氏參數時所需要的迭代初值可以表示為如式（20）所示。

式（21）通過Ungerboeck 星座子集劃分方法［23］計算單元位的容量。

其中，C(S)表示存儲單元位的容量。在閃存存儲單元中，概率密度函數p(r|sm)服從的高斯分布，|S|表示存儲單元狀態的個數。最后，使用(N,K,R)定義極化碼，可以在MLC 閃存中根據計算得到的巴氏參數初值構造極化碼。

接下來，可以通過迭代計算存儲單元位的巴氏參數進行極化碼編碼優化。巴氏參數是測量每個極化存儲單元位可靠性的重要標準，如式（22）所示。

由此完成了對極化碼碼字的初步構造。MLC 閃存對碼率的要求較高，且原始的碼字不能滿足其要求，因而采用了鑿孔的方法，使得極化碼構造高碼率的碼字，并將其應用于MLC 閃存中進行糾錯。鑿孔極化碼的具體過程如圖9 所示。

Fig.9 Encoding and decoding process of pubctured polar code圖9 鑿孔極化碼編譯碼過程

鑿孔比特一般選取可靠性較小的比特進行鑿孔，這樣得到的碼字能最大程度地還原原碼字的性能。因此，將巴氏參數值按降序排序，在鑿孔時選擇鑿孔排序在最前面的索引，這些比特位的巴氏參數值最大最不可靠。首先構造碼字(N,K)，設P是鑿孔比特的個數，上介紹了迭代計算每個信道的，由于對信息比特鑿孔會使得極化碼性能大幅度降低，本文默認先鑿凍結比特，其對應鑿孔比特信道的巴氏參數大小滿足式（24）。

其中，A′表示凍結比特的信道索引集合，P為鑿孔比特個數。

閃存中存儲的數據不僅包括外界寫入的存儲數據，也有自己內部的一些數據。其中，存儲固件所用的臨時數據和信息通常被稱為元數據。將這些元數據傳送到極化碼中，由于閃存對此已知，可以將其放在信息序列中不大可靠的位置，當需要對極化碼鑿孔時，可以根據需要將其鑿去，由于譯碼端已知其信息，在譯碼時可以不設置為0。

將優化巴氏參數法和鑿孔法結合，構造出的新碼字可以更好地適應閃存高碼率的要求，也可更好地對閃存進行糾錯，其編譯碼流程如圖10 所示。根據上文得到的LLR 擬合方差計算出存儲單元容量，并利用優化巴氏參數法將極化碼碼字進行重新構造，通過極化碼編碼得到碼字(N,K)，其中有H 比特閃存已知的元數據信息。再根據鑿孔法進行碼率匹配，選取巴氏參數值最大即信道可靠度最低的比特進行鑿孔，待構造的鑿孔碼字為(N1,K)，鑿孔數為P(P=N-N1)，構造高碼率的極化碼碼字。此時，將碼字寫入MLC 閃存頁中，由于MLC 閃存擁有大容量的存儲空間，因此可以將信息比特和凍結比特分開存儲，將前者存儲到數據區，后者存儲到數據冗余區，這樣可以更好地利用閃存空間。在經過閃存的各種噪聲干擾后，將其輸入到譯碼器輸入端，并在此時鑿孔碼字的對應位置插入P個對應比特信息，按巴氏參數值降序排列，前P-H 個插入為0 比特，后H 個插入對應的元數據信息，得到待譯碼碼字。使用對應的譯碼算法，最后得到估計結果，再得到對應的信息序列。

Fig.10 Polar code error control process of MLC NAND FLASH圖10 極化碼對MLC 閃存差錯控制過程

3 系統仿真與分析

3.1 極化碼編譯碼方法對閃存糾錯性能的影響

首先對適用于MLC 閃存的不同編碼方式構造的極化碼進行仿真。閃存的特點之一是存儲容量很大，因此閃存的塊容量及其他內部區域容量也非常大。通常一塊閃存芯片的總容量為（128G+9 728M）bits，每片包含2 048 塊，在閃存塊中1 塊有512 頁，而頁中存在數據區和冗余區，前者有16kByte 容量的信息，后者有1 216Byte 容量的信息。若不經過加工而直接將閃存的頁容量作為碼長，則一共有（16k+1 216）Byte，若是直接對如此巨大容量的閃存進行糾錯，則效率極低，計算機負荷也會很重。因此，本文采用3種不同的容量拆分方案，將每頁拆分成幾百段，則每段的編譯碼效率會提高很多，總體效率和可靠性也會隨之提高［24］。3 種不同方案的鑿孔極化碼碼字構造如表5 所示。

以方案一為例，具體拆分過程如下：首先將閃存每頁分為1 024 段，每段分配128bits 的數據區和8bits 的冗余區。因此適用于閃存的極化碼（N1，K）為（136，128），其中N1=136 為碼字長度，K=128 為信息比特長度。（N1，K）是（N，K）經過鑿孔操作后得到的碼字，由于極化碼的碼長N=2n，因此構造的碼字長度應為N=2n>136，為了提高效率，選擇（N，K）為最接近的（256，128），可得出凍結比特中鑿孔比特數目P=N-N1=120。

Table 5 Character construction of three punctured polar codes for MLC NAND FLASH表5 適用于MLC 閃存的3 種鑿孔極化碼碼字構造

將不同構造方法得到的極化碼應用于MLC 閃存中，進行仿真實驗，并且將優化巴氏參數法與高斯近似構造法進行比較。并且，將這兩種構造方法應用于3 種不同鑿孔拆分方案的MLC 閃存中，得到6 種不同碼字的鑿孔極化碼。在仿真實驗中，采用SCL（L=4）譯碼方案。設定元數據信息H=16bits。

由于讀取電壓的改變，本文對SNR 的定義如式（25）所示。

圖11—圖13 是優化巴氏參數法和傳統的高斯近似法方法分別應用于鑿孔方案一、二、三時的誤比特率性能曲線。可以得到如下結論：利用優化巴氏參數法構造的鑿孔碼字相比高斯近似和蒙特卡洛法具有更好的誤比特率性能。當BER=10-1時，構造（136，128）碼字的優化巴氏參數法相比高斯近似和蒙特卡洛法獲得的性能增益約為2.32和0.12dB；構造（272，256）碼字的優化巴氏參數法相比高斯近似和蒙特卡洛法獲得的性能增益約為2.1 和0.13dB；構造（550，512）碼字的優化巴氏參數法相比高斯近似和蒙特卡洛法獲得的性能增益約為1.7 和0.15dB。

Fig.11 Bit error rate diagram constructed by different encoding methods（136，128）圖11 不同編碼方法構造（136，128）誤比特率

Fig.12 Bit error rate diagram constructed by different encoding methods（272，256）圖12 不同編碼方法構造（272，256）誤比特率

Fig.13 Bit error rate diagram constructed by different encoding methods（550，512）圖13 不同編碼方法構造（550，512）誤比特率

從圖11—圖13 可知，使用優化巴氏參數構造法時，構造（550，512）碼字的誤比特率性能更好，原因在于隨著碼長的增加，極化碼的性能會隨之增強。因此，3 種鑿孔碼字中方案3 構造的（550，512）碼字在閃存中具有更好的糾錯性能。

由圖14 可知，采用不同的譯碼方法，可以得到不同性能的仿真曲線。圖14 所示的2 條曲線分別是SCL（L=1、4時）譯碼算法下得到的誤比特率仿真圖，采用優化巴氏參數編碼方法構造（136，128）鑿孔碼字，當BER=10-1時，SCL（L=4）相比SCL（L=1）（即SC），可以得到約0.2dB 的性能增益。

Fig.14 Bit error rate diagram constructed by different decoding methods（136，128）圖14 不同譯碼方法構造（136，128）誤比特率

3.2 閾值電壓分布對閃存糾錯性能的影響

由于閾值電壓分布的改變會導致主要重疊區域大小的改變，而主要重疊區域的大小也會影響感知數據的精度。若是閾值電壓分布的改變導致主要重疊區域變大，則對數據的感知精度要求更高；若是閾值電壓分布的改變導致主要重疊區域變小，則會降低對數據的感知精度要求。因此閾值電壓分布的改變會影響對數據的感知精度，也會影響讀取閃存存儲數據的可靠性。

鑒于優化巴氏參數構造法相比其他構造法具有更好的誤比特率性能，使用優化巴氏參數法構造（136，128）鑿孔碼字，采用SCL（L=4）譯碼算法，觀察當閃存中擦除單元的標準差改變時，極化碼的誤比特率性能變化，如圖15 所示。

Fig.15 Bit error rate of NAND FLASH erasing unit with different standard deviation圖15 閃存擦除單元標準差不同時的誤比特率

圖15 表示閃存擦除單元的標準差σ 不同時，（136，128）鑿孔極化碼的誤比特率性能曲線。可以得到如下結論：當擦除狀態閾值電壓的標準差變小時，極化碼的誤比特率性能有一定提升。當BER=10-1時，與σ=0.35、0.45 的曲線相比，σ=0.25 的曲線分別獲得了約0.035 dB 與0.08 dB的增益。這是因為隨著擦除狀態標準差的不斷減小，閃存單元之間的重疊區域也逐漸減小，存儲感知精度上升，使得極化碼的糾錯性能得到提升。

4 結語

本文將閃存存儲單元的LLR 值擬合為高斯分布，并將其方差與極化碼構造相關聯，使得極化碼可以適用于閃存存儲數據的糾錯應用中，但是由于閃存通常要求較高的碼率，故引入鑿孔極化碼解決碼率兼容問題。根據閃存頁容量和已知的元數據信息，拆分出不同的鑿孔極化碼，通過仿真結果可知，本文提出的優化巴氏參數法相比高斯近似和蒙特卡洛法的誤比特率性能更好，并且優化巴氏參數法構造的（550，512）鑿孔碼字相比其他鑿孔碼字具有更好的糾錯性能。當改變SCL 譯碼算法的L 值，閃存的誤比特率性能會隨著L 的增大而增強。本文還驗證如下：隨著閃存擦除單元標準差的減小，各存儲單元之間的噪聲干擾減弱，存儲器對存儲數據的感知精度上升，極化碼的糾錯性能提升。但同時也存在一些不足，如閾值電壓分布狀態的改變對極化碼糾錯的影響還沒有研究透徹。本文主要分析了擦除狀態閾值電壓分布的改變對極化碼糾錯性能的影響，未來還可以分析其他編程狀態閾值電壓分布的改變對極化碼糾錯性能的影響。