一種10 bit電流舵型DAC 的設(shè)計(jì)與仿真

王 冠，張 靜

（北方工業(yè)大學(xué)信息學(xué)院，北京 100144）

隨著科技信息化的發(fā)展，通信系統(tǒng)給人們?nèi)粘Ｉ顜?lái)了多方面的影響，成為了生活中不可或缺的一部分。所以在這個(gè)高度信息化的時(shí)代，以二進(jìn)制形式傳輸信號(hào)的需求量越來(lái)越大，對(duì)信號(hào)傳輸?shù)馁|(zhì)量要求也越來(lái)越高。然而，可直觀獲取的信號(hào)本質(zhì)上都是模擬信號(hào)，需要將其轉(zhuǎn)換為數(shù)字信號(hào)供電子設(shè)備識(shí)別處理，處理后的數(shù)字信號(hào)又要被轉(zhuǎn)換成模擬信號(hào)供后一級(jí)接收[1]。所以，數(shù)據(jù)轉(zhuǎn)換器在信號(hào)處理流程中是必不可少的。

在集成電路產(chǎn)業(yè)中，無(wú)論是從科研角度，還是從商業(yè)角度來(lái)說(shuō)，數(shù)模轉(zhuǎn)換器都是研究的熱門(mén)。然而，數(shù)模轉(zhuǎn)換器傳統(tǒng)架構(gòu)卻是十分程序化的，其內(nèi)部電路存在冗余模塊，這會(huì)增加額外的功耗以及芯片使用面積。而現(xiàn)在的電子設(shè)備發(fā)展趨勢(shì)為小型化、低功耗、高精度。高速DAC 結(jié)構(gòu)主要應(yīng)用于視頻信號(hào)處理、直接數(shù)字信號(hào)的合成、無(wú)線信號(hào)的發(fā)射等[2]。電流舵型DAC 由于速度快、寬頻帶、對(duì)寄生參數(shù)不敏感等優(yōu)點(diǎn)被廣泛應(yīng)用于通信領(lǐng)域[3]。

文中提出了一種采用低溫漂、高精度的基準(zhǔn)電流源替代傳統(tǒng)DAC 結(jié)構(gòu)中使用到的帶隙基準(zhǔn)電壓源及電壓-電流轉(zhuǎn)換電路，此舉大幅度降低了芯片使用面積以及動(dòng)態(tài)功耗；對(duì)于版圖布局，文中提出了一種采用中高位電流源交叉排列形式的版圖布局方法，相比于傳統(tǒng)電流源布局方法大大降低了布局、走線難度。DAC 在后仿真中仍然保持高性能，說(shuō)明此方法有效降低了由寄生參數(shù)引起的梯度誤差和隨機(jī)誤差。

1 基本架構(gòu)

分段式電流舵型DAC 的電流源由二進(jìn)制碼、溫度計(jì)碼兩種形式控制。二進(jìn)制碼的優(yōu)點(diǎn)是電路結(jié)構(gòu)簡(jiǎn)單、無(wú)需譯碼電路、版圖面積小、易于集成，缺點(diǎn)是轉(zhuǎn)換過(guò)程中會(huì)產(chǎn)生較大的毛刺、單調(diào)性差；溫度計(jì)碼的優(yōu)點(diǎn)是轉(zhuǎn)換毛刺小、單調(diào)性好，缺點(diǎn)是需要譯碼電路這一額外的模塊、版圖所占面積會(huì)增大。綜合考慮兩種編碼形式的優(yōu)劣，文中設(shè)計(jì)采用“6+4”式分段，即高6 位采用溫度計(jì)碼、低4 位采用二進(jìn)制碼，從而得到面積和性能之間的平衡[4]。

設(shè)計(jì)的DAC 基本架構(gòu)如圖1 所示。整體架構(gòu)分為兩部分，其中數(shù)字部分電壓為1.2 V，這一部分包含寄存器、譯碼器、延時(shí)單元、時(shí)鐘驅(qū)動(dòng)電路和鎖存器模塊；模擬部分電壓為2.5 V，這一部分由電流源與開(kāi)關(guān)陣列、基準(zhǔn)電流源以及偏置電路組成。電流源與開(kāi)關(guān)陣列是DAC 最關(guān)鍵的部分，它所需要的差分開(kāi)關(guān)信號(hào)由數(shù)字部分的差分輸出提供，其輸出的電流由鏡像基準(zhǔn)電流源的輸出電流得到。

圖1 10 bit電流舵型DAC的結(jié)構(gòu)框圖

2 關(guān)鍵部分模塊設(shè)計(jì)

2.1 基準(zhǔn)電流源

在高精度數(shù)模轉(zhuǎn)換器中，帶隙基準(zhǔn)源電路作為基準(zhǔn)電流源，其精度直接決定了單位電流源的性能[5]。電流源與開(kāi)關(guān)陣列里的電流是通過(guò)基準(zhǔn)電流源的輸出鏡像過(guò)來(lái)的，而這個(gè)電流會(huì)直接影響DAC 的輸出。參考電流的溫度特性會(huì)影響DAC 的靜態(tài)性能，即INL[6]。傳統(tǒng)結(jié)構(gòu)的BGR 基準(zhǔn)電壓的溫度特性受運(yùn)算放大器失調(diào)的影響明顯，而且由于存在工藝偏差、失配等因素，傳統(tǒng)BG 的精度較低[7]。

文中設(shè)計(jì)去掉了傳統(tǒng)的帶隙基準(zhǔn)電壓源及電壓-電流轉(zhuǎn)換電路，改用一個(gè)基準(zhǔn)電流源，目的是降低芯片的使用面積以及動(dòng)態(tài)功耗。對(duì)于基準(zhǔn)電流源的要求是最終輸出的電流要具有高精度（輸出值為5 μA）及低溫漂系數(shù)（＜10 ppm/℃）。

芯片正常工作時(shí)，電流的存在導(dǎo)致其內(nèi)部會(huì)產(chǎn)生熱量，從而迫使周?chē)鷾囟壬?；而在一些特殊情況下，例如北方冬天的室外，芯片則會(huì)工作在寒冷的環(huán)境中。要想使得芯片在各種溫度中都能正常工作，首先就要保證這個(gè)電流在各種溫度條件下都是穩(wěn)定的。

在30 ℃時(shí)，電流達(dá)到最低點(diǎn)為小于-5.03 μA，在120 ℃時(shí)，電流達(dá)到最高點(diǎn)為大于-4.98 μA，最值之差約為50 nA，溫度系數(shù)為3.1 ppm/℃，達(dá)到了實(shí)驗(yàn)初期設(shè)定的輸出值為5 μA、溫漂系數(shù)＜10 ppm/℃的要求。

2.2 電流源與開(kāi)關(guān)陣列

模擬部分的電流源與開(kāi)關(guān)陣列是整個(gè)DAC 的核心，無(wú)論是從電路參數(shù)的確認(rèn)，還是到版圖的布局方式，都是DAC 設(shè)計(jì)流程中的重中之重。對(duì)電流源電路參數(shù)進(jìn)行確認(rèn)時(shí)，以最低有效位的電流值作為單位參考基準(zhǔn)電流Iref。滿(mǎn)量程工作時(shí)，低4 位的電流源輸出為：

中3 位的電流源輸出為：

最高3 位的電流源輸出為：

所以DAC 的滿(mǎn)量程輸出為：

若設(shè)定單路滿(mǎn)量程輸出電流值為5 mA，則Iref=4.89 μA，由于在系統(tǒng)中還要考慮輸出信號(hào)對(duì)后級(jí)模塊的性能影響，所以設(shè)計(jì)的Iref=5 μA，滿(mǎn)量程輸出電流值為5.115 mA。在DAC 芯片內(nèi)部，電流源與開(kāi)關(guān)陣列是設(shè)計(jì)的重點(diǎn)，電路結(jié)構(gòu)雖然簡(jiǎn)單，但是其匹配性、輸出阻抗等因素對(duì)DAC 的動(dòng)態(tài)、靜態(tài)性能有直接的影響。

電流源與開(kāi)關(guān)陣列在DAC 整體版圖中占了大部分面積。設(shè)計(jì)的電流源采用經(jīng)典的PMOS 型cascode 結(jié)構(gòu)，電流源產(chǎn)生電流Iref，并通過(guò)開(kāi)關(guān)閉合的那一條支路輸出。SWP、SWN 的輸入是來(lái)自于數(shù)字部分鎖存器的差分輸出信號(hào)，這一對(duì)信號(hào)決定著哪一路導(dǎo)通、哪一路截止。差分開(kāi)關(guān)有兩個(gè)作用，首先是增加輸出擺幅、減小噪聲；另一個(gè)作用是保證了電流通路始終存在，不會(huì)影響DAC 的轉(zhuǎn)換速率，保證電流源的工作狀態(tài)不被改變。

電流源的輸出阻抗與INL、DNL 的關(guān)系為：

上面兩式中，k代表開(kāi)啟的電流源個(gè)數(shù)。當(dāng)所有電流源正常工作時(shí)，理想的INL值為0，N代表DAC的分辨率，其中，RL為輸出負(fù)載電阻，RO為輸出阻抗，RO越大，INL、DNL越小。

另外，當(dāng)DAC 的輸出采用差分形式時(shí)，對(duì)輸出作離散傅里葉變換后的頻域波形中只存在奇次諧波，偶次諧波被抵消掉，從而式（16）可以變?yōu)椋?/p>

可以看出，SFDR也與RO有關(guān)，設(shè)計(jì)時(shí)按照SFDR大于75 dB、RL為50 Ω設(shè)計(jì)，RO應(yīng)大于1 MΩ。

電流源中的電流為：

其中，Aβ=2%μm,AVTH=7 mV·μm。

由此可以推斷出，對(duì)電流源的面積需求表達(dá)式為[8]：

當(dāng)DAC的成品率要求在92%以上時(shí)，則C=1.41[9]，此處的N為溫度計(jì)碼所占位數(shù)，最終得到DAC 電流源的最小面積為40 μm2，為了節(jié)省芯片面積，電流源尺寸采用W=6.4 μm、L=6.4 μm。

3 關(guān)鍵部分版圖設(shè)計(jì)

在整個(gè)DAC 版圖中，所占面積最大的為電流源及開(kāi)關(guān)陣列模塊，其靜態(tài)性能(DNL和INL)與電流源的匹配性和輸出阻抗密切相關(guān)[9]。解決該問(wèn)題的一個(gè)更有效的方法是對(duì)電流源版圖進(jìn)行合理規(guī)劃布局。圖7 為電流源的整體布局示意圖，其中A 為二進(jìn)制碼對(duì)應(yīng)的4 位LSB 電流源，B～H 為高6 位溫度計(jì)碼對(duì)應(yīng)的MSB 電流源，均采用隨機(jī)游走的方式進(jìn)行布局。

圖2 電流源整體布局示意圖

設(shè)計(jì)采用了三段式的分段比例，所以最高位電流源是128 倍的單位電流源，中位電流源是16 倍單位電流源。由于不同位的電流源尺寸差距過(guò)大，因此高位和中位電流源的版圖布局顯得格外重要。圖3 所示是設(shè)計(jì)的MSB 電流源版圖布局，這是一個(gè)12×12 的電流源陣列，陰影部分為最高位的電流源，共128個(gè)；空白部分為中位的電流源，共16 個(gè)。這個(gè)陣列是中高位電流源的版圖陣列，此次設(shè)計(jì)需要B～H 共7 個(gè)這樣的陣列。這種布局方式相比于Q2Random Walk 方法，復(fù)雜度大大降低，排版方式更加直截了當(dāng)。從后仿真結(jié)果可以看出，一個(gè)10 bit 的DAC 性能參數(shù)仍然是十分優(yōu)秀的，這說(shuō)明此種電流源版圖布局方式能更好地消除梯度誤差和隨機(jī)誤差帶來(lái)的匹配性問(wèn)題。

圖3 MSB電流源版圖布局

頂層版圖包含了I/Q 雙通道，兩側(cè)的兩個(gè)通道在中間共享同一個(gè)基準(zhǔn)電流源和偏置電路。以中間兩個(gè)模塊為標(biāo)準(zhǔn)，兩側(cè)的電流源與開(kāi)關(guān)陣列及數(shù)字部分關(guān)于這兩個(gè)模塊完全對(duì)稱(chēng)，走線長(zhǎng)度、模塊間距、模塊布局高度均完全一致。從最底層的MOS 管到各單位電流源的距離、再到各模塊之間的距離完全相同，基本消除了電源線壓降的影響，大大提高了電流源的匹配性，版圖設(shè)計(jì)直接影響分段式電流舵型DAC 的 性能[11]。

4 仿真結(jié)果

設(shè)計(jì)采用SMIC 的55 nm 1P6M CMOS 標(biāo)準(zhǔn)工藝的Spice 模型，仿真工具是Cadence Spectre。對(duì)版圖數(shù)據(jù)進(jìn)行寄生參數(shù)提取，如連線的寄生電容電阻等，映射到原電路模塊中，以得到更精確的延遲特性[12]，數(shù)字區(qū)域和模擬區(qū)域保持一定的距離，將模擬和數(shù)字的電源、地分開(kāi)，采用保護(hù)環(huán)(guard ring)隔離和屏蔽敏感信號(hào)等[13]。仿真后匯總的仿真結(jié)果如表1 所示。

表1 DAC后仿真測(cè)試結(jié)果

表2 是文中仿真結(jié)果與其他文獻(xiàn)的仿真結(jié)果比較，分析對(duì)比所得數(shù)據(jù)可知，文中設(shè)計(jì)進(jìn)行了一個(gè)很好的參數(shù)折中。對(duì)比文獻(xiàn)[13]，文中設(shè)計(jì)的電路具有更好的性能和更低的功耗；對(duì)比文獻(xiàn)[15]，文中設(shè)計(jì)具有更高的采樣率、SFDR 和更小的面積，并且雙通道功耗也相對(duì)較低。該文在對(duì)比實(shí)驗(yàn)中取得了不錯(cuò)的成績(jī)，必要時(shí)可在輸出端加入低通濾波器[16]，從而取得更優(yōu)異的性能。

表2 性能參數(shù)對(duì)比

5 結(jié)論

文中設(shè)計(jì)了一款分辨率為10 bit、采樣頻率為160 MHz、具有I/Q 雙通道的分段式電流舵型DAC，提出了一種用基準(zhǔn)電流源作為參考電流源的方法[17-18]，有效降低芯片面積和功耗；采用中高位電流源交叉布局的方法，簡(jiǎn)化了版圖的繪制難度，大大降低了由電流源引起的梯度誤差和隨機(jī)誤差帶來(lái)的匹配性問(wèn)題，提取寄生參數(shù)后的仿真結(jié)果表明，DAC 仍然保持了很高的性能。

綜上所述，設(shè)計(jì)的DAC 實(shí)現(xiàn)了小型化、低功耗、高性能的目標(biāo)。