基于FPGA的超寬帶數字波束形成技術

顧明超，李春曉，邊 疆，張漢卿

(1.中國電子科技集團公司第五十四研究所，河北 石家莊050081；2.河北省電磁頻譜認知與管控重點實驗室，河北 石家莊050081)

0 引言

相控陣技術是近年發展迅速的前沿熱點技術之一，早先應用于雷達探測技術，多為窄帶陣列處理體制[1]，典型帶寬值為幾兆赫茲至幾十兆赫茲。隨著技術推廣，目前已經逐步應用到電子對抗系統中，瞬時帶寬也要求到幾百兆赫茲甚至更高。2020年12月中國工程院發布的信息與電子工程領域技術前沿，相控陣技術在該領域10項前沿工程技術中占據兩席，足以說明相控陣體制的技術先進性，對其關鍵技術工程化研究應用具有一定緊迫性，本文主要介紹其關鍵技術之一的超寬帶數字波束形成技術的原理與其在FPGA中實現過程。

相控陣技術從有源放大和波控單元的位置區分，可分為無源和有源相控陣；從波束形成方式區分，可分為模擬波束合成、數字波束合成以及模數混合波束合成；從技術發展角度看，相控陣從無源發展到有源，從模擬發展到數字架構。數字波束形成是相控陣領域中的一個關鍵技術，其本質是一種數字化空域濾波，增強特定方位入射到陣列的信號，提高信噪比，抑制其他方向的干擾與噪聲，為之后信號處理提供必要條件。在電子對抗領域，若能形成多個指向可變的寬帶數字波束密集覆蓋敏感區域，通過多波束并行偵察方式，勢必能提高電子偵察系統的信號截獲概率。

電子對抗中對寬帶沒有明確定義，一般認為信號帶寬與中心頻率之比小于1%時，為窄帶信號；大于1%小于25%時，為寬帶信號；若帶寬與中心頻率的比值大于25%，為超寬帶(UWB)信號[2]。在電子對抗領域，由于為非合作接收方式，不明確信號調制類型和帶寬以及持續時間，需通過高速ADC采集瞬時覆蓋目標頻段，再通過寬帶偵察和信道化檢測等措施對信號參數進行測量。目前瞬時帶寬典型應用范圍為300 MHz及以下，瞬時覆蓋500 MHz到GHz帶寬的需求也將日益增多[3]。

Xilinx公司Virtex-7系列的大容量FPGA是一類性價比高且應用較廣的芯片。這個系列FPGA有數量眾多的邏輯/存儲資源以及較為豐富的乘法器和數量眾多的高速串行總線接口，非常適合于超寬帶數字多波束的技術驗證。

1 數字波束形成實現原理

1.1 數字波束合成原理

本文主要討論信號接收波束形成，不涉及發射波束。早期的波束合成往往采用模擬移相的方式對多路模擬信號進行移相后合路，由于模擬移相器在寬頻帶中具有“非色散”特性，對覆蓋頻帶中各頻點移相值一樣，應用于窄帶信號的合成效果較為理想。但是對于電子偵察而言，瞬時覆蓋帶寬高達幾百MHz甚至GHz，由于天線孔徑效應的存在，導致寬帶波束方向與理想方向產生偏差，瞬時帶寬越大，天線的孔徑效應越明顯[4]。模擬信號移相合成方式已經不能滿足寬帶合成需求，必須采用寬帶數字校準合成技術實現對多陣元寬帶數據流的處理。

在陣列信號接收過程中，輻射源發出的目標信號在空間傳輸后到達接收陣列天線的各陣元，由于天線陣元的位置差異導致其接收信號的波程差異，因此各陣元的輸出信號存在一定的相對時間延遲。對各陣元接收信號的時延做出補償，讓經過補償后的各個輸出信號在所期望的空間方向上幅度為同向相加，則此時可以最大化指定方向的波束輸出信號幅度，并且使其他方向上的波束幅值相應變小，由此對非期望方向上的無用信號起到了抑制作用，用時域濾波處理方式達到了空域濾波的效果，這也是數字波束合成的一般性原理。

下面以均勻線陣、單音信號輸入為例進行說明，相鄰兩個陣元間隔為d，如圖1所示。

圖1 信號入射均勻線陣示意圖Fig.1 Schematic diagram of signal incident uniform linear array

假設陣元1為相位參考，來波方向與法線方向夾角為θ，c為光速，各陣元的時延表達式為[5]：

(1)

則各陣元相位差如式(2)所示：

(2)

若采樣率為fs，則整數時延就近取整后，整數延遲值計算如式(3)所示：

Lint=round(τi·fs)。

(3)

分數時延計算如式(4)所示：

Lfraction=τi·fs-round(τi·fs)。

(4)

式(1)～(4)的推導隱含了一個重要前提，即各陣元接收到數字化過程的通道一致性是理想的，但實際情況并非如此，需要校準源產生掃頻或梳狀譜信號作為陣列接收模塊的輸入激勵，對通道一致性進行校準，再按上述分析過程進行合成處理。

通道間不一致包括在法線方向時，各陣元接收信號時延不一致和通道間非線性相位差異，時延不一致可分解為整數采樣點和分數點延遲，整數采樣點可通過采樣點校準在FPGA中對數據緩存或移位寄存器實現，分數點延遲和非線性相位差異可以與波束合成功能的分數點延遲功能進行合并，通過頻域實現，這種組合實現方式有利于降低硬件實現的復雜度和資源消耗。

1.2 寬帶數字波束合成實現過程

一般陣列處理系統包含陣列天線、模擬信道、數字處理和軟件控制席位四部分。波束控制由軟件席位控制模擬信道和數字部分電路完成。簡化框圖如圖2所示。

在圖2中，若ADC采樣率足夠高，采用射頻直接采樣體制接收覆蓋目標頻段，各陣元接收的多通道射頻信號經過濾波放大后進入高速ADC完成模數轉換，通過實采樣校準和數字延遲濾波完成波束合成功能，或者實采樣信號通過寬帶變頻濾波后形成多相結構的零中頻數據流，再經過寬帶復校準和數字復合成濾波計算后，完成寬帶數字波束合成功能。

寬帶偵察系統中，除了要求形成寬帶波束，往往還采用寬帶偵察引導窄帶測向的方式，需要形成多個窄帶波束進行控守，只需按照陣列模型和頻點計算合成系數，再與按中心頻點計算的通道間相位校準系數相乘，通過窄帶濾波后的乘加運算完成信號合成功能。

2 寬帶數字波束合成實現過程

波束合成的實現可分為時域法和頻域法，無論哪種方法，預處理包含的采樣同步、采樣點校準都是必須的，都是DSP通過回讀FPGA內同步存儲的多路數據，經過校準和合成算法，將計算后系數寫入FPGA中[6]進行后續運算。時域法和頻域法均可實現寬帶數字波束，處理方法的選擇主要取決于波束數量、硬件資源消耗與系統成本。

2.1 時域合成法

寬帶波束形成時域實現常見的有FIR濾波器實現、基于Farrow的分數點延時法和微波光子技術的時延方法。Farrow結構[7]可實現任意分數點延遲，延遲改變只需更改輸入參數即可，延遲精度取決于相數和階數，對寬帶多相數據而言，乘加器使用數量較大，工程化優勢不明顯。微波光子技術[8]通過光延遲實現真延時功能，延遲精度受環境因素影響較大，目前技術成熟度暫不滿足工程化要求。

寬帶時域波束合成最常見做法是通過FIR濾波器組實現的，利用FIR濾波器實現各陣元不同延時后的加權。其設計思路是：若需在期望方向形成指向波束，選擇帶寬內一定數量頻點來進行波束設計，得出在這些特定頻點上的加權值，也就是得到每個陣元的幅度權與相位權。設計一組濾波器，使每個濾波器的幅相響應分別在這些頻點上，與各陣元的幅度加權和相位加權近似相同。換言之，就是設計一組FIR濾波器，用其幅頻響應和相頻響應分別擬合各陣元的幅度權與相位權。時域合成框圖如圖3所示。

圖3 時域合成框圖Fig.3 Block diagram of time domain DBF

模擬信號數字化后，通過FIR濾波器加權后相加，形成波束輸出。在不考慮通道一致的情況下，為降低FIR濾波器階數，只需要濾波器實現分數點延遲，整數點延遲由FPGA內部緩存或移位寄存器完成。

理想的分數時延濾波器的沖激響應可表示為：

hid(n)=sinc(n-D)。

(5)

當延遲不是正整數時，式(5)表示的濾波器是非因果的，若直接使用截斷后的sinc函數來設計分數時延濾波器，其性能往往是不可接受的。為降低吉布斯效應的影響，時域加窗是常用的方法。

加窗后的沖激響應如式(6)所示：

(6)

其中，理想沖激響應hid(n)被窗函數截斷，窗長L=N+1。窗函數可選擇海明窗、漢寧窗以及切比雪夫窗等。窗函數法計算量小、實時性高，但硬件資源受限導致濾波器長度較短時，該方法難以控制幅度響應誤差。若波束指向變化時，需不斷加載更新濾波器系數，造成波束數據間斷，影響對目標信號接收效果。

設計舉例：24陣元線陣，陣元間距0.1 m，采樣率1 600 Msample/s，瞬時覆蓋500 MHz帶寬，要求形成3個波束，波束覆蓋范圍±30°。

校準濾波器系數64階，時延濾波器系數32階，滿足設計要求。單片FPGA接收2路采樣數據，8相200 Msample/s結構，若采用實信號校準合成方法，校準濾波消耗乘法器為64×8×2=1 024，合成濾波消耗乘法器為32×8×2×3=1 536，合計2 560個乘法器，采用XC7VX690T可實現預期功能，但只能形成1個波束。由此可見，寬帶時域處理方法資源消耗多，尤其是數據為多相結構時，資源按相數線性增長。

2.2 頻域合成法

時域合成處理占用FPGA內部資源較多，因此必須轉換思路，選擇一種處理實時資源消耗少的校準合成方法支撐寬帶陣列處理數字多波束應用需求。

對此，采訪中，多地紀檢干部也向本刊記者表示，對于群眾身邊的形式主義、官僚主義等直觀的或“變種”的“四風”問題，紀委監委會嚴查不松勁。“對頂風違紀問題加大監督檢查力度，嚴查快辦，并實行責任倒查，嚴肅追究黨組織主體責任和紀檢組織的監督責任，同時對典型問題通報曝光，形成有力震懾。”近來，各地通過不斷豐富監督檢查手段，通過常規檢查、大數據篩查、群眾監督等方式，密切關注“四風”隱形變異、改頭換面等新動向，其目的都是很明確的，那就是嚴防“四風”反彈回潮。

時域校準合成實質為數據流與時域系數卷積運算，需通過并行乘加實現。若將運算變換至頻域處理，校準合成系數先進行卷積運算，補零后通過FFT運算變換至頻域，頻域系數與頻域數據串行相乘，各路相加后再IFFT變換至時域，形成DBF數據流。FFT和IFFT消耗乘法器和存儲資源較少，乘法器的使用數量較時域大為減少。頻域合成FPGA實現如圖4所示。

圖4 頻域合成FPGA實現框圖Fig.4 FPGA implementation of frequency domain DBF

圖4中，通過JESD204B總線接收的采樣數據經過多相濾波形成四相零中頻數據流，對多相數據流按N點等間隔進行劃分，數據塊順序與FPGA中4路處理資源對應，經過數據緩存并串轉換后進行FFT運算，并與DSP下發的頻域系數相乘后與其他數據通道的對應支路求和，IFFT變換至時域，串并轉換后，按照時間對應關系重新排列數據，形成連續的波束合成時域數據流。

3 FPGA實現驗證

在超寬帶波束合成FPGA實現過程中，遇到了多個技術實現問題。例如頻率分辨率與自校源步進不匹配，FPGA處理時鐘高造成時序收斂困難，數據傳輸量過大導致形成波束數量減少，頻域合成后的時域數據斷數，校準合成一體設計降低資源量，提升波束掃描連續性等FPGA實現問題。

3.1 采樣率變換提升處理與傳輸

在工程應用中，校準時理想狀態是讓校準頻點精確落在整數譜線上。自校源產生的頻率步進最小為500 kHz，若按采樣率進行計算，采樣率800 Msample/s，FFT點數256，此時頻率步進為3.125 MHz，不能與自校源進行適配。

在XC7VX690T中，當FPGA資源占用較多時，時鐘速率運行至200 MHz會造成時序收斂的困難。

采樣率為800 Msample/s，一個波束的數據量為25.6 Gbit/s，再加之64/66 bit編碼效率以及95%的傳輸效率，數據量為27.79 Gbit/s，需通過一組4XAurora總線才能將一個波束傳出，造成FPGA高速串行接口使用過多，減少了波束數據的傳輸，從而限制了波束形成數量。

為了解決以上三點問題，設計了基于多相結構的采樣率變換模塊，采樣率由800 Msample/s變換至640 Msample/s，校準的頻率步進由3.125 MHz變為640/256=2.5 MHz，適配了自校源頻率步進特性。

通過采樣率變換后，FPGA內部邏輯處理時鐘為640/4=160 MHz，有效降低了FPGA電路時序收斂的難度，降低了FPGA技術開發難度。

3.2 IFFT變換后波束數據不連續

在頻域處理時，通過仿真發現IFFT后的波束數據存在不連續現象，即當進行IFFT變換時，存在瞬態信息丟失問題。因此頻域處理必須消除兩次IFFT交界處相位不連續對合成造成的影響[9]。

結合FPGA實現特點，采用1/2交疊運算的辦法對相鄰兩次IFFT后時域數據交疊處進行去重處理。以單音信號為輸入，通過仿真對比，頻域FFT處理不作1/2交疊與作1/2交疊，輸出時域數據的對比。光滑曲線是經過1/2交疊后的曲線，三角符號曲線代表未經過1/2交疊的曲線，如圖5所示。

圖5 FFT計算1/2交疊對比圖Fig.5 1/2 overlap comparison chart of FFT calculation

由圖5不難看出，未經過1/2交疊處理的數據波形存在明顯數據點周期性跳變現象，跳變周期與FFT點數一致。與不交疊處理相比，交疊處理會使FPGA波束形成模塊的資源消耗翻倍，但與時域校準合成相比，頻域處理資源消耗小，仍具明顯優勢。

3.3 頻域校準合成一體設計

傳統的寬帶時域數字波束形成多采用多相分解濾波器的結構，對通道校準濾波器和時延濾波器獨立設計，通過濾波器級聯的方式硬件實現，導致乘加濾波資源消耗過大，寬帶波束形成個數較少，工程化使用受限。

如果將時域信號變換至頻域處理，可在DSP處理器中,對校準系數與合成系數首先進行時域卷積運算，達到校準系數與合成系數一體設計的效果，再轉化成頻域系數進行乘加運算后轉換為時域數據，通過這樣的轉化運算能有效降低FPGA內乘法器資源消耗，提升波束形成個數，工程化優勢明顯。

3.4 提升波束掃描連續性

傳統的數字波束合成采用延時濾波器實現，在FPGA中通過對FIR濾波器在線配置實現。當波束指向發生變化時，需要實時對時延濾波器系數進行加載更新和復位，在更新系數時，輸出的DBF存在時間上間斷現象，影響對目標信號偵察控守。

頻域處理時，合成系數是按塊運算的，只要提前將指向系數寫入FPGA緩存內，在FPGA的時序控制下，將系數寫入波束合成模塊，在不復位電路的情況下，對波束指向進行“捷變”，切換速率為FPGA內部一個時鐘周期。

3.5 頻率指向一致性驗證

為了驗證瞬時帶寬內DBF后各頻率指向一致性， 500 MHz內產生26個等間隔20 MHz的單音信號進行仿真，在30°指向時，得到各頻率的波束圖。

由圖6可以看出，所有頻率分量的單音信號都指向了30°，沒有其他方向的波束峰值出現，從而驗證了寬帶下各頻率指向一致性。

圖6 多音信號波束指向仿真Fig.6 Beam pointing simulation of multitone signal

3.6 合成增益驗證

為了驗證波束合成效果，采用專用信號發生器輸出多個單音信號，通過功分配器輸出至波束合成接收機各中頻輸入。通過FPGA校準合成處理，將單路采樣數據與頻域合成后數據存儲后導入至Matlab中計算幅度譜，覆蓋頻率范圍從150～650 MHz，分別如圖7與圖8所示。

圖7 寬帶波束合成前頻譜Fig.7 Spectrum analysis before wideband DBF

圖8 寬帶波束合成后頻譜Fig.8 Spectrum analysis after wideband DBF

由圖7與圖8不難看出，經過寬帶數字波束形成處理后，信號幅度不變，但寬帶內噪底顯著降低，信噪比得到明顯提升。通過數據統計，合成增益約13 dB，與理論值13.8 dB接近，從而驗證了該處理方法的可行性與有效性，為數字化寬帶陣列校準合成處理的工程實現進行了技術儲備。

3.7 FPGA處理資源統計

在Vivado17.4環境下，對XC7VX690T芯片綜合布線后資源使用情況進行了統計，單片FPGA實現兩通道1 600 Msample/s實采樣數據接收，形成3個獨立500 MHz寬帶波束輸出，資源占用如表1所示。

表1 FPGA中資源消耗

FPGA中主要資源有3種：邏輯資源、存儲資源和乘法器資源。由表1可知，3個寬帶500 MHz的波束形成功能在FPGA中片內資源消耗占比分別為47.9%、29.4%和52%。FPGA程序運行在160 MHz處理時鐘下，波束合成功能運行穩定可靠。

4 結束語

本文介紹了數字波束形成原理與超寬帶數字波束形成技術的實現過程，重點描述了采用頻域合成技術實現超寬帶多通道校準與波束形成的處理過程，并結合FPGA特性進行了硬件實現，驗證了頻域合成技術對超寬帶數字波束形成的有效性。

當前對相控陣系統探測距離要求的提升，促使相控陣天線陣面尺寸日益增大，陣元數量也對應增長，越發凸顯功耗與成本給陣列技術工程化造成的瓶頸。隨著半導體工藝的飛速發展，采用SIP微封裝，低功耗集成化ASIC芯片設計的數字T/R組件[10]技術受到陣列信號處理領域廣泛重視，其中資源消耗較大，功能可固化的處理模塊采用ASIC流片，以達到低功耗與低成本預期。FPGA設計作為ASIC流片設計前期的原型驗證手段，起到了縮短芯片設計周期以及優化芯片實現結構的作用，是專用集成芯片開發過程中不可或缺的技術驗證環節。