模擬電路優(yōu)化設(shè)計理論與關(guān)鍵技術(shù)研究

董晶

（山西職業(yè)技術(shù)學(xué)院，山西太原，030006）

0 引言

模擬電路主要指對模擬信號進(jìn)行傳輸、變換、處理、放大等操作的電路。隨著電子技術(shù)、網(wǎng)絡(luò)技術(shù)的飛速普及，模擬電路的故障處理、優(yōu)化策略等逐漸成為影響電子系統(tǒng)正常運(yùn)行的關(guān)鍵。模擬電路主要分為標(biāo)準(zhǔn)模擬電路以及專用模擬電路等類型，電路中主要包括放大電路、信號運(yùn)算和處理電路以及振蕩電路等，具有函數(shù)取值無限多、模擬信號具有連續(xù)性等特征，在實際的故障診斷和電路優(yōu)化環(huán)節(jié)具有較大的難度[1]。如何選擇恰當(dāng)?shù)哪M電路優(yōu)化方法和技術(shù)，是能否順利開展模擬電路優(yōu)化設(shè)計的關(guān)鍵。因此，本文概括了模擬集成電路優(yōu)化設(shè)計流程，針對模擬電路優(yōu)化設(shè)計中的關(guān)鍵方法、技術(shù)等進(jìn)行總結(jié)，旨在為模擬電路優(yōu)化相關(guān)研究提供借鑒。

1 模擬集成電路優(yōu)化綜合流程

模擬電路優(yōu)化設(shè)計理論可以從多方面進(jìn)行優(yōu)化設(shè)計，如理論、行為設(shè)計、結(jié)構(gòu)、功能等，該模擬電路優(yōu)化設(shè)計理論的思想具有很好的發(fā)展前景。模擬集成電路優(yōu)化綜合可以分為兩部分：物理綜合，即模擬集成電路的高層綜合，其又可以分為兩部分結(jié)構(gòu)綜合和電路級綜合；結(jié)構(gòu)級綜合，該綜合是將電路的撲拓結(jié)構(gòu)利用數(shù)學(xué)或算法進(jìn)行行為描述，然后在確定撲拓結(jié)構(gòu)和使用器件的尺寸[2]。如圖1所示為模擬集成電路優(yōu)化設(shè)計流程。

圖1 模擬集成電路優(yōu)化設(shè)計流程

1.1 模擬集成電路高層綜合方法

傳統(tǒng)的模擬集成電路多采用自上而下的設(shè)計方式，而在模擬電路優(yōu)化設(shè)計專業(yè)電路設(shè)計軟件平臺展開的結(jié)構(gòu)級、功能級、電路級等方向的優(yōu)化設(shè)計，同時這些都屬于高層綜合方式[3]。其中，要了解用戶的對電力功能、性能指標(biāo)等方面的需求，然后在根據(jù)數(shù)學(xué)或算法在進(jìn)行程序語言描述。

1.2 物理版圖綜合方法

物理版圖綜合方法是在高層綜合法之后進(jìn)行的，它的工作主要取決于器件尺寸和工藝條件，在此基礎(chǔ)上才能設(shè)計出規(guī)則正確的物理版圖。它的功能包招模塊和相關(guān)器件的布局、布線等有一定的關(guān)系，并且還會涉及到一些電源和連接地點。在以往的傳統(tǒng)模擬單元版圖當(dāng)中，主要依據(jù)過程模塊，需要先將電路版圖整體進(jìn)行軟件編碼，錄入相關(guān)信息數(shù)據(jù)，然后才能生產(chǎn)版圖。在模擬電路優(yōu)化理論中，為了得到最佳性能，電路器件尺寸的變化需要對相應(yīng)的版圖結(jié)構(gòu)作比較大的調(diào)整。

模擬電路優(yōu)化設(shè)計的最終結(jié)果與版圖有恨到關(guān)系，所以想要得到理想的設(shè)計效果，需要認(rèn)真遵循相關(guān)原則，主要為以下兩個原則，即令產(chǎn)生的電路盡可能滿足全部性能標(biāo)準(zhǔn)；使版圖能夠最大程度實現(xiàn)緊湊。這樣的措施需要定制版圖，能夠運(yùn)用宏模式版圖設(shè)計策略進(jìn)行操作。在進(jìn)行操作處理時，應(yīng)當(dāng)將單個或者特定的結(jié)構(gòu)租組件展開優(yōu)化升級。與此同時，關(guān)注模擬期間和專門器件組。由于它們之間參數(shù)存在一定差別，所以即便是運(yùn)用同組參數(shù)也會出現(xiàn)不同的幾何變化。例如兩個匹配的晶體管能夠用集合型、堆積型進(jìn)行布置。針對系統(tǒng)結(jié)構(gòu)出現(xiàn)的宏觀變化，需要針對定制板塊的某項參數(shù)單元進(jìn)行實際版圖設(shè)計。為了避免生產(chǎn)過程中出現(xiàn)負(fù)面情況，需要對關(guān)鍵器件進(jìn)行細(xì)心的維護(hù)。在定制模擬電路優(yōu)化設(shè)計電路優(yōu)化設(shè)計版圖的綜合工具中，不論處理怎樣的宏單元，都需要保證布線和放置的合理性和最優(yōu)化，并且合理選擇幾何變化，運(yùn)用布線進(jìn)行連接。

2 模擬集成電路優(yōu)化設(shè)計關(guān)鍵技術(shù)

當(dāng)前的電路設(shè)計實用的軟件有很多，主要有Proteus、Altium Designer以及 Multisim等軟件。首先是Proteus軟件，這項軟件能夠進(jìn)行電路圖設(shè)計、PCB布線和電路仿真。Proteus軟件分為兩個模塊，分別為ARES和ISIS模塊，ARES用來制作PCB，ISIS用來繪制電路圖和進(jìn)行電路仿真。其次為Altium Designer軟件，這個軟件通過把原理圖設(shè)計、電路仿真、PCB繪制編輯、拓?fù)溥壿嬜詣硬季€、信號完整性分析和設(shè)計輸出等技術(shù)的完美融合。最后為Multisim軟件，這個軟件可以進(jìn)行電路原理圖的圖形輸入、電路硬件描述語言輸入方式，具有豐富的仿真分析能力。模擬集成電路優(yōu)化設(shè)計可以通過以上軟件進(jìn)行操作，可以進(jìn)一步減少人為干涉，實現(xiàn)自動控制。當(dāng)前，對軟件工具主要進(jìn)行以下三方面的優(yōu)化[4]。

2.1 基礎(chǔ)優(yōu)化

在進(jìn)行模擬電路優(yōu)化設(shè)計時要從基礎(chǔ)出發(fā)，清楚的了解用戶的需求，再根據(jù)系統(tǒng)優(yōu)化算法來制定出模擬電路優(yōu)化設(shè)計的具體參數(shù)。其中，數(shù)字優(yōu)化技術(shù)是最常見的一種方式，但是其存在許多問題。

（1）在設(shè)計電路時先制定好起始點，起始點是電路良好工作的基礎(chǔ)，如出現(xiàn)故障會引起人力、財力等方面的問題。

（2）輸入約束，在優(yōu)化設(shè)計時要確定好該線路目標(biāo)的性能。

（3）系統(tǒng)優(yōu)化是比較繁瑣的，它包含多個部分的優(yōu)化，因此時間較慢。

（4）在進(jìn)行優(yōu)化設(shè)計時，需要清除的了解系統(tǒng)和優(yōu)化算法，這樣可以提高模擬電路的精確度和安全性。

（5）在進(jìn)行優(yōu)化設(shè)計時，需要借鑒之前模擬電路的設(shè)計經(jīng)驗。

2.2 版圖優(yōu)化

模擬電路的版圖優(yōu)化需要從數(shù)字領(lǐng)域出發(fā)，通過標(biāo)準(zhǔn)單元、門陣列、參數(shù)化單元方法等來進(jìn)行操作，但其受版圖因素的影響較大[5]。模擬陣列需要先設(shè)計好器械的尺寸、配置等，然后再從單個元件陣列變化到電路陣列，同時可以適當(dāng)?shù)匾?guī)劃一個或更多級的互相連接設(shè)計電路。但是也容易出現(xiàn)一下問題：缺乏高性能模擬電路所需的設(shè)計靈活性，實現(xiàn)的部分較小；該設(shè)計方式中未使用到元件，同時還會浪費電路的硅片面積。

標(biāo)準(zhǔn)單元解決了硅片面積浪費的問題，它的工作是在DA的基礎(chǔ)上提前設(shè)計和布置好的，想要實現(xiàn)單元功能需要調(diào)集必需的單元然后布局和布線才能進(jìn)行操作，因此硅片只用在所需單元，不會造成浪費。將其與模擬陣列相比，其周轉(zhuǎn)次數(shù)更長。并且兩者都不具備良好的靈活性，在設(shè)計靈活性受到一定的局限。雖然標(biāo)準(zhǔn)單元已經(jīng)在當(dāng)前的數(shù)據(jù)領(lǐng)域當(dāng)中廣泛使用，并且取得初步成功，但是仍然會在模擬電路設(shè)計中受到限制。因為建立和維持豐富的單元庫以能提供寬范圍的最多的技術(shù)規(guī)范具有一定的難度。

另外，由于以上兩種方法都沒有切實均未考慮到制造工作可能帶來的一些影響，進(jìn)而降低了實際效果。模擬參數(shù)化單元的使用需要將版圖的設(shè)計方法作為基礎(chǔ)，它的參數(shù)化丹玉與千標(biāo)準(zhǔn)化單元具有一定的相似度，只是其參數(shù)化單元能夠允許依據(jù)實際需求功能來定值單元，提供的靈活度主要與各個自模塊生成器的復(fù)雜程度有一定的關(guān)系。將一系列的參數(shù)進(jìn)行輸入，進(jìn)而生成了單元版圖代碼。通過運(yùn)用這樣的方法，能夠提升電路元件值的連續(xù)性。這樣的結(jié)果是上述兩種方法不能夠達(dá)到的。但是這種方法在混合模塊拓?fù)渑c混合布局配置方面仍然會對模擬電路具有一定的限制，并且這種方法與陣列和標(biāo)準(zhǔn)單元一樣，未能充分考慮到制造工藝對其造成的附加影響。

2.3 知識優(yōu)化

(1)層次式方法。

在模擬電路的優(yōu)化設(shè)計過程中，每個模塊會出現(xiàn)一部分的混合信號。在針對數(shù)轉(zhuǎn)換器這樣較為復(fù)雜的模擬宏模塊設(shè)計過程中，通常情況會會將模擬模塊拆分成多個子模塊。這類子模塊的定義源自于初始模塊中的原始定義。完成定義的導(dǎo)出之后，需要將每個子模塊進(jìn)行獨立設(shè)計，或者將其拆解成更多更小的子模塊。將這樣的向下層次化分解繼續(xù)操作，直至分解后的子模塊大小能夠滿足物理實現(xiàn)。然后將其自上而下進(jìn)行綜合，隨著再由下向上的版圖實現(xiàn)，并且進(jìn)行設(shè)計驗證。但是這個過程需要一定的制造成本，所以在進(jìn)行設(shè)計驗證的時候需要保持謹(jǐn)慎與詳細(xì)。并且在設(shè)計內(nèi)容需要保障全部設(shè)計功能都能在制造容帶差之內(nèi)。如果設(shè)計過程中某一項不能滿足規(guī)定標(biāo)準(zhǔn)，便需要重新進(jìn)行設(shè)計。

(2)固定拓?fù)浞椒ā?/p>

這種方法主要是備用固定電路拓?fù)洚?dāng)中的計算器件合理尺寸，此類股東的器件電路拓?fù)渑c比艾丁器件尺寸大小所依據(jù)的理論都被存儲在同個知識庫里面。將知識的基礎(chǔ)作為出發(fā)點，固定拓?fù)浞椒〞υO(shè)計靈活度造成一定的限制和約束，因為這種方法的實施是將器件尺寸當(dāng)做合法設(shè)計變量，。而這種方法的另一個弊端便是當(dāng)一個新的拓?fù)浼尤胫螅瑫冻鲆欢ǖ拇鷥r，這是由于在相似的拓?fù)渲谐霈F(xiàn)了重復(fù)知識的低效利用。

(3)混合層次式和固定拓?fù)涞姆椒ā?/p>

由層次式和固定拓?fù)浣Y(jié)構(gòu)組合而成的系統(tǒng)附加了設(shè)計靈活度一拓?fù)涓模@樣的設(shè)定令電路庫變小，但是電路特性范圍卻得到了擴(kuò)展，但是他們的靈活性步入全層次式系統(tǒng)。