基于Sentaurus的隧穿場效應晶體管仿真研究

江瑞

（上海電力大學電子與信息工程學院，上海 200090）

隨著工藝的快速發展，金屬氧化物半導體場效應晶體管（MOSFET）器件的特征尺寸不斷縮小，器件將會受到諸多物理限制，理論和實驗均證實，傳統MOSFET器件隨著溝道長度的不斷縮小，柵極電壓對溝道的控制能力隨之減弱，器件的漏電流呈現指數上升的趨勢，這會導致器件的靜態功耗越來越嚴重。隨著器件尺寸進入納米量級，靜態功耗成為了系統功耗的主要組成部分，功耗問題成為了制約集成電路產業發展的主要因素[1]。為了解決所出現的嚴重功耗問題，簡單而有效的方法就是降低其工作的電壓，與此同時保持較低的關態電流。但是發現晶體管的工作電壓并不能像想象中那樣隨著器件尺寸的縮小而降低，也就是說當電壓減小到一定值之后便很難進一步降低，分析其原因主要是傳統的MOSFET因為載流子漂移擴散的機制，亞閾值擺幅（SS）在室溫下無法低于60 mV/dec[2]。

為了解決以上難題，降低非理想效應對器件性能帶來的惡劣影響，使器件的特征尺寸得以繼續縮小，實現集成電路集成度的進一步提高，則需要對器件的結構進行改進，探索和研究出工作機制與MOSFET器件有所不同的一種新型的低功耗晶體管。相關的研究人員經過大量理論與實驗的探索，提出了一種新型器件結構即隧穿場效應晶體管（TFET）。隧穿場效應晶體管（TFET）是基于帶帶隧穿的原理，從而不受溫度和載流子玻爾茲曼分布的影響，在室溫下可以突破60 mV/dec亞閾值擺幅的限制，大大降低了器件的功耗[3-5]，此外，TFET具有極低的關態電流和較大的開關電流比等優點，并且能夠與傳統CMOS工藝兼容。當前TFET器件已經成為低功耗器件的重要發展方向之一[6]。

但是其自身存在的問題使得TFET器件在實際電路設計中很難得到大量應用，主要的原因之一便是其開態電流過小。為此國內外學者已經做了大量的研究，研究表明采用Si/SiGe異質結、pocket結構、高k/金屬柵結構及柵源交疊等方式可以有效地增大開態電流[7]。TOH等人在傳統Si基的基礎上，用禁帶寬度更窄的Ge材料代替Si材料，使得開態電流得到提升，同時，通過對漏區輕摻雜的方式可以提高溝道區與漏區的隧穿距離，從而有效地抑制關態電流，仿真結果表明該器件可以實現陡峭的亞閾值擺幅和良好的開關特性[8]；2013年，復旦大學WANG等[9]提出一種U形溝道區的TFET器件，源區由Si/SiGe異質結構成，其柵極深入襯底形成一種U形溝道結構，研究表明該器件的關態電流低至10-16A/μm左右，開關電流比約為106；2016年，YANG[10]提出了一種新型L形柵結構TFET器件（LG-TFET），該器件加入了一個L形N+pocket結構，使得水平與垂直方向均發生載流子隧穿，從而增大了隧穿概率，提高了開態電流。研究表明在0.2 V電壓下，其最小亞閾值擺幅達到38.5 mV/dec。2015年，ZHAO等[11]報道了關于SiGe納米線隧穿場效應晶體管的研究，對于其制備的納米線TFET器件，相較于傳統的SiO2/多晶Si柵堆疊結構的器件，采用高k/金屬柵技術使開態電流增大20倍。

本文基于TCAD仿真的方法，提出一種凹槽型pocket結構Si/Ge異質結雙柵隧穿場效應晶體管（GP_Si/Ge_DGTFET），并與傳統Si/Ge異質結雙柵隧穿場效應晶體管（Si/Ge_DGTFET）的性能進行比較。主要研究了兩者的能帶結構、隧穿概率和跨導特性。仿真結果表明，新型器件的能帶彎曲更加明顯，更有利于隧穿的產生，新型器件的隧穿產生率是傳統器件的數倍，并且其跨導特性也要優于傳統器件。

論文總共分為3個部分：第一部分介紹器件的結構、材料參數、摻雜濃度以及仿真所用到的模型等，第二部分是仿真結果的討論，第三部分給出結論。

1 器件結構與仿真參數

圖1（a）為傳統Si/Ge異質結雙柵隧穿場效應晶體管（Si/Ge_DGTFET）器件結構示意圖，圖1（b）為凹槽型pocket結構Si/Ge異質結雙柵隧穿場效應晶體管（GP_Si/Ge_DGTFET）器件結構示意圖。源區與漏區的長度Lsd以及溝道區長度L均為30 nm，器件厚度Hsi為20 nm，氧化層厚度Tox為2 nm，pocket區參數L1為10 nm，L2為5 nm。采用禁帶寬度更窄的Ge材料作為源區，而溝道區和漏區使用傳統的Si材料。摻雜濃度分別為1×1020cm-3的P型重摻雜、1×1015cm-3的N型輕摻雜和1×1018 cm-3的N型重摻雜。圖1（b）中pocket區摻雜濃度為1×1018cm-3的N型重摻雜。以上摻雜過程均為均勻摻雜。對源區進行重摻雜能夠減小隧穿寬度，提高隧穿概率，實現陡峭的亞閾值擺幅和高開態電流，相反，漏區輕摻雜可以提高關斷狀態下漏端的隧穿距離，從而有效抑制泄漏電流。在柵氧化層的選擇上，主流的硅基CMOS技術，廣泛采用的是SiO2材料，但是過薄的SiO2層會導致很高的隧穿電流，從而影響器件的性能。因此本文采用介電常數更高的HfO2材料，提高了柵極電壓對電流的控制能力，減小漏電流，提高器件性能。

圖1 器件結構示意圖

本文基于Sentaurus TCAD半導體仿真軟件，采用自洽方法求解泊松方程和載流子連續性方程。在仿真模型的選擇上，由于器件的大部分區域都是重摻雜，高摻雜濃度會將摻雜雜質能級引入半導體材料的能級，從而產生帶隙縮小效應。因此，在仿真中加入帶隙縮小模型；半導體摻雜后，離子雜質的散射會影響載流子遷移，導致遷移率降低。在仿真中加入了與摻雜濃度相關的遷移率模型。此外，遷移率還與電場強度有關，電場強度在高電場下會達到飽和。因此，仿真中需要加入高電場遷移率模型。因為重摻雜會引入深層能量水平雜質和缺陷，使間接復合對載體壽命和器件性能有很大影響，因此選擇SRH復合模型。由于隧穿路徑中電子和空穴的非局域生成，不同位置的電子和空穴的生成速率不同，器件處于隧穿路徑中由于路徑上各點的電場不相等，故在模擬中選用非局域帶隧道模型。

2 仿真結果及討論

對于TFET器件，載流子的主要隧穿方式為帶帶隧穿。當勢壘區中電場強度足夠大時，載流子以有限的概率由導帶直接隧穿至價帶，或者從價帶隧穿至導帶。對于電場均勻的三角形勢壘，一般用下式來表示其隧穿概率：

式（1）中：λ為隧穿勢壘寬度；m*為電子的有效質量；Eg為半導體材料的帶隙；q為單個電子的電荷量；?為約化普朗克常數；ΔΦ為隧穿窗口。

圖2所示為漏源電壓Vd=1 V時，Si/Ge_DGTFET和GP_Si/Ge_DGTFET在開態條件下能帶對比圖。從圖中可以看出，GP_Si/Ge_DGTFET由于pocket結構的原因能帶提前彎曲，且其隧穿勢壘寬度要略小于Si/Ge_DGTFET的隧穿勢壘寬度。隧穿勢壘寬度越窄，由式（1）可知隧穿的概率越大，從而開態電流增大。同時，GP_Si/Ge_DGTFET相比于Si/Ge_DGTFET，溝道區導帶彎曲更加明顯，從而載流子帶帶隧穿開啟的電壓降低，也會使得開態電流增大。

圖2 開態能帶圖

圖3為2種器件在源區與溝道區/pocket區交界處帶帶隧穿產生率分布圖。從圖3中可以看出，GP_Si/Ge_DGTFET比Si/Ge_DGTFET隧穿產生率更大且隧穿范圍更廣，這將產生更大的隧穿電流。GP_Si/Ge_DGTFET的隧穿產生率峰值達到1.497×1033cm-3·s-1，是Si/Ge_DGTFET隧穿產生率峰值4.418×1032cm-3·s-1的數倍。

圖3 隧穿產生率對比圖

跨導（gm）是表征器件電流放大能力的關鍵參數，它定義了轉移特性曲線的斜率：

跨導特性與器件的柵電壓和漏源電流直接相關，取決于漏電流隨柵壓的增長速度。因此，一般具有高開態電流的TFET器件擁有更高的跨導，更好的電流放大能力。圖4為漏源電壓Vd=1V時GP_Si/Ge_DGTFET和Si/Ge_DGTFET的跨導特性對比圖，由圖4可以看出，GP_Si/Ge_DGTFET的跨導隨著Vg的增加先增大后減小。對于SiGe TFET，低柵壓下發生從源區價帶到溝道區導帶的隧穿過程，此時隧穿勢壘較大，隨著柵壓不斷增大，溝道區價帶到導帶的隧穿發生，隧穿勢壘逐漸減小，并最終趨于穩定，當漏極電流達到飽和，跨導也隨之降低。從圖4中也可以看出，相比于Si/Ge_DGTFET，GP_Si/Ge_DGTFET在恒定漏壓下跨導更大。

圖4 跨導特性對比圖

跨導生成因子（TGF）是衡量器件效率的另一個重要參數，其定義為gm/Id，描述了器件將電流轉換為跨導的能力。GP_Si/Ge_DGTFET和Si/Ge_DGTFET的TGF隨Vg的變化曲線如圖5所示。

圖5 跨導生成因子變化曲線

兩者的變化趨勢都隨Vg的增加先增大后減小，但GP_Si/Ge_DGTFET的TGF最大值比Si/Ge_DGTFET更大，表明GP_Si/Ge_DGTFET器件的效率更高。

3 結論

本文提出了一種凹槽型pocket結構Si/Ge異質結雙柵隧穿場效應晶體管（GP_Si/Ge_DGTFET）。利用Sentaurus TCAD軟件對其進行仿真，并與傳統Si/Ge異質結雙柵隧穿場效應晶體管（Si/Ge_DGTFET）進行對比。仿真結果顯示，新型器件的能帶彎曲更加明顯，更有利于隧穿的產生，新型器件的隧穿產生率是傳統器件的數倍，其峰值達到1.497×1033cm-3·s-1，并且其跨導特性也要優于傳統器件。