一種應(yīng)用于折疊/插值型ADC的高速寬帶采樣保持電路

鐘科 張正平

關(guān)鍵詞：開(kāi)環(huán)采樣保持電路;數(shù)字校準(zhǔn);折疊插值

近20 年來(lái)，隨著數(shù)字通信的快速發(fā)展，處于信號(hào)鏈路中的模數(shù)轉(zhuǎn)換器（ADC）的作用就越來(lái)越重要。其中超高速寬帶ADC 可廣泛應(yīng)用于衛(wèi)星、雷達(dá)、電子戰(zhàn)、數(shù)字示波器、通信等接收機(jī)領(lǐng)域[1，2]。傳統(tǒng)高速8位ADC 一般采用全并行結(jié)構(gòu)，盡管該結(jié)構(gòu)轉(zhuǎn)換速度快，但電路規(guī)模隨分辨率n 呈2n 指數(shù)增長(zhǎng)[3，4]，且功耗大。折疊/ 插值型結(jié)構(gòu)ADC 利用折疊與插值轉(zhuǎn)換關(guān)系，可大大減少并行比較器數(shù)量，同時(shí)轉(zhuǎn)換速率與全并行結(jié)構(gòu)相當(dāng)。但是，即使采用雙極工藝，折疊結(jié)構(gòu)電路依然受器件失配影響很大，幸運(yùn)的是可以采用前端數(shù)字校準(zhǔn)算法來(lái)降低器件失配對(duì)電路性能的影響。

折疊/ 插值型ADC 的器件失配可以用前端數(shù)字校準(zhǔn)算法進(jìn)行修正，但要校準(zhǔn)動(dòng)態(tài)的時(shí)鐘抖動(dòng)誤差則需付出極大代價(jià)。因此，折疊/ 插值型ADC 的前端一般采用高速寬帶采樣保持電路（S/H），可以有效降低采樣時(shí)鐘抖動(dòng)影響。本文提出的一種基于0.18 μm BiCMOS工藝設(shè)計(jì)的開(kāi)環(huán)采樣保持電路，采用簡(jiǎn)易的數(shù)字校準(zhǔn)算法即可大大降低電路的增益誤差與失調(diào)誤差。電路仿真與實(shí)際測(cè)試表明，通過(guò)數(shù)字校準(zhǔn)采樣保持電路增益與失調(diào)誤差后，ADC 的動(dòng)態(tài)性能可提升10 dB 以上。

1 采樣保持電路設(shè)計(jì)

采樣保持電路的采樣率達(dá)到2GSPS，所以S/H 電路采用開(kāi)環(huán)結(jié)構(gòu)。如圖1 所示，S/H 電路系統(tǒng)由采樣保持級(jí)（SH）電路和放大與驅(qū)動(dòng)級(jí)（AMP）電路組成。

在SH 級(jí)，電路采用偽差分結(jié)構(gòu)，然后在AMP 級(jí)中轉(zhuǎn)換成差分信號(hào)來(lái)提高抗干擾能力。模擬輸入信號(hào)Vin 被采集并保持，由于SH 級(jí)電路采用開(kāi)環(huán)結(jié)構(gòu)以及電路帶寬影響，SH 級(jí)電路的放大倍數(shù)小于“1”。AMP級(jí)電路對(duì)SH 級(jí)輸出的保持信號(hào)進(jìn)行放大，使S/H 電路系統(tǒng)的信號(hào)放大倍數(shù)剛好為“1”。此外，AMP 級(jí)電路不僅具有強(qiáng)大的驅(qū)動(dòng)后級(jí)較大規(guī)模折疊電路的能力，還起到消除后級(jí)電路對(duì)采樣保持轉(zhuǎn)換時(shí)帶來(lái)的饋通效應(yīng)，提升S/H 電路采樣轉(zhuǎn)換時(shí)的線性度。

2 SH級(jí)電路設(shè)計(jì)

為了消除SH 級(jí)電路輸入對(duì)管電流隨輸入信號(hào)變化帶來(lái)的影響，本設(shè)計(jì)中輸入管采用PMOS管代替雙極管。SH 級(jí)電路如圖2 所示。由于電路的采樣率高達(dá)2GSPS，所以采用開(kāi)環(huán)結(jié)構(gòu)，盡可能提高電路轉(zhuǎn)換速度。在SH級(jí)輸出端加入一個(gè)幾十歐姆小電阻，用來(lái)調(diào)整采樣/ 保持轉(zhuǎn)換過(guò)程中建立信號(hào)的過(guò)沖效應(yīng)，以便獲得最快轉(zhuǎn)換速度。SH 級(jí)電路的帶寬BW 如式（1）所示。

式（1）中，RL 是SH 級(jí)電路輸出端電阻，CL 是SH級(jí)電路輸出端電容。為了保證模擬輸入頻率高達(dá)2.5 GHz時(shí)，電路的無(wú)雜散動(dòng)態(tài)范圍（SFDR）超過(guò)65 dB，則保持電容值必須小于0.8 pF。采用小保持電容值可以提升采樣保持電路帶寬，同時(shí)會(huì)降低采樣相時(shí)SH 級(jí)電路的線性度。但是，保持相時(shí)要提升電路線性度則需要加大采樣保持電容值。此外，增加保持電容值可以減小采樣轉(zhuǎn)換時(shí)對(duì)保持電壓的干擾。綜合考慮[5]，采樣保持電容值選擇0.5 pF。

3 AMP級(jí)電路設(shè)計(jì)

放大驅(qū)動(dòng)級(jí)電路的作用是把SH 級(jí)輸出的偽差分信號(hào)變化真正的差分信號(hào)，并驅(qū)動(dòng)后級(jí)折疊轉(zhuǎn)換電路。AMP 級(jí)采用一個(gè)簡(jiǎn)單的開(kāi)環(huán)放大器，如圖3 所示。SH級(jí)電路的增益為a1;放大器單元由Q11，Q12，M6 andM8 組成，其增益為a2;用于調(diào)整增益的電阻R5 與R6之間比值（R5/R6）為a3;輸出管Q17 與Q18 的增益為a4。那么整個(gè)采樣保持電路的增益如式（2）表達(dá)：

在a1，a2，a4 隨工藝及環(huán)境偏差而變化的情況下，可以通過(guò)調(diào)節(jié)R5/R6 的比值，使采樣保持電路的增益剛好為1。在Q17 與Q18 的基極處加入數(shù)字控制電路control A 與control B（control A 與control B 相同），分別調(diào)節(jié)流過(guò)電阻R5 與R7 的電流。數(shù)字控制電路如圖4 所表，采用8 位倒R-2R 網(wǎng)絡(luò)D/A 結(jié)構(gòu)。采樣保持電路輸出電壓由R5? Iout （R7 = R5） 進(jìn)行調(diào)節(jié)失調(diào)電壓。當(dāng)采樣保持電路的增益小于“1”時(shí)，同時(shí)調(diào)節(jié)controlA 與control B，并使流過(guò)電阻R5 與R7 的電流減小，直到整個(gè)ADC 系統(tǒng)剛好達(dá)到滿(mǎn)度為止，此調(diào)節(jié)動(dòng)作都是在系統(tǒng)自校正過(guò)程中完成;反之亦然。

在圖4 中，最大權(quán)重?cái)?shù)字碼D1 控制開(kāi)關(guān)S1。如果D1 為“1”，S1 右開(kāi)關(guān)導(dǎo)通;如果D1 為“0”，S1 左開(kāi)關(guān)導(dǎo)通。同樣地，D2 控制S2，D3 控制S3……D8 控制S8。通過(guò)DAC網(wǎng)絡(luò)控制流過(guò)R5的電流表達(dá)式如式（3）所示：

4 版圖設(shè)計(jì)與電路測(cè)試

設(shè)計(jì)的采樣保持電路的版圖如圖5 所示。

在模擬信號(hào)輸入頻率992 MHz、輸入幅度500 mVpp，采樣率2GSPS 條件下對(duì)版圖進(jìn)行后仿真，后仿結(jié)果如圖6 所示，SFDR 為65 dB，滿(mǎn)足ADC 設(shè)計(jì)要求。

基于0.18 μm BiCMOS 工藝設(shè)計(jì)的高速寬帶采樣保持電路應(yīng)用于8 位高速ADC 中，ADC 版圖面積5.256 mm×5.168 mm，如圖7 所示。

8 位高速ADC 的模擬輸入帶寬超過(guò)2 GHz， 在2GSPS 采樣率、50 MHz 模擬輸入頻率下，如采樣保持電路不采用數(shù)字校準(zhǔn)，則ADC 的有效位只有6 位;如采用數(shù)字校準(zhǔn)，ADC 的有效位可提升到7.4 位。在2GSPS 采樣率、484MHz 模擬輸入頻率下，啟動(dòng)數(shù)字校準(zhǔn)，ADC 實(shí)測(cè)微分非線性DNL ≤ ±0.3LSB、積分非線性INL ≤ ±0.3LSB，如圖8 所示。ADC 的SFDR 達(dá)到52 dB，如圖9 所;有效位為7.32 位。

5 結(jié)論

本文提出的基于0.18 μm BiCMOS 工藝設(shè)計(jì)的高速寬帶采樣保持電路，成功應(yīng)用于8 位高速折疊/ 插值A(chǔ)DC 中，大大提升了ADC 的動(dòng)態(tài)性能與輸入帶寬。該采樣保持電路用開(kāi)環(huán)結(jié)構(gòu)，工作轉(zhuǎn)換速率超過(guò)2GSPS，利用增益與失調(diào)數(shù)字校準(zhǔn)算法提升電路的靜態(tài)和動(dòng)態(tài)性能。ADC 電路測(cè)試結(jié)果優(yōu)異，表明設(shè)計(jì)的高速寬帶采樣保持電路滿(mǎn)足要求。