FPGA部分重構系統設計與實現

楊文濤 侯睿 顧明超 劉子奕 李春曉

摘要：憑借開發周期短、使用場景靈活等優點，現場可編程邏輯門陣列（Field Programmable Gate Array，FPGA）在電子對抗系統中的應用越來越廣泛。隨著電子對抗系統的復雜化和功能多樣化，系統設計對FPGA的硬件資源規模需求越來越大，隨之帶來了成本驟升的問題。針對日漸復雜的系統設計和有限的FPGA硬件資源的矛盾，提出了一種基于FPGA和DSP實現的部分重構系統方案。通過不同時刻動態加載不同FPGA功能模塊的方式，實現了FPGA資源的復用。這種技術是數字系統設計方法、設計思想的變革，使FPGA資源利用率成倍提高，實現系統功能所用的硬件規模大大下降。

關鍵詞：現場可編程邏輯門陣列；部分重構；測向

中圖分類號：TN911文獻標志碼：A文章編號：1008-1739（2022）13-48-5

0引言

現場可編程邏輯門（Field Programmable Gate Array，FPGA）憑借其編程及重構高度靈活、邏輯資源和I/O資源豐富等優勢在通信、電子對抗等領域應用越來越廣泛[1]。目前，主流的FPGA芯片基本都基于SRAM工藝，芯片上電后首先需要通過BPI，SPI，JTAG，SelectMAP等方式加載配置bit文件，常規應用時需要為FPGA配備可存放bit文件的EPROM芯片。隨著現代軟件無線電技術的進步，偵察測向領域對FPGA芯片資源的需求越來越大[2]。持續升級硬件資源更豐富的FPGA芯片會引起硬件成本的持續攀升，因此，對FPGA硬件資源實現“分時復用”就顯得尤為重要。

FPGA芯片的bit加載有2種方式[3]：整個bit重新加載，對整個FPGA進行重新配置，此種應用常配合EPROM使用，即在EPROM中燒寫多個bit文件，根據需要通過上位機切換存儲的bit文件。由于EPROM芯片的存儲容量有限，能夠存儲的bit文件個數受限，且因為整個FPGA都進行了重新配置，SRIO接口需要重新入網，所有功能都必須重新啟動。切換時間較長，功能連續性受限。部分重構（Partial Reconfiguration，PR）可以在一個FPGA程序設計內，動態改變模塊功能[4]。FPGA本身是一個可以靈活配置程序的器件，PR在此基礎上更進一步，通過一個部分配置文件（通常稱為部分bit文件），來改變FPGA的部分功能，在這個過程中，FPGA的其他部分仍然可以正常工作。

Xilinx幾乎所有的7系列芯片都支持邏輯資源、乘法器資源和存儲資源的部分重構[5]，UltraScale，UltraScale+和Zynq UltraScale+系列還額外支持時鐘資源的重構。由于UltraScale系列芯片價格昂貴，且目前無國產化可替代芯片，應用場景局限性大，因此選擇Xilinx的XC7VX690T FPGA來完成部分重構系統設計。Xilinx的XC7VX690T芯片擁有3 600個乘法器、1 470個BRAM及豐富的LUT資源，芯片大小及豐富的接口非常適合部分重構的設計?；诖耍疚奶峁┝艘环N基于FPGA部分重構的偵察測向實現方案，可實現多路寬帶測向和窄帶測向預處理的實時切換，實現了FPGA資源的“復用”，為FPGA應用的低成本工程化提供了一種參考方法。

1部分重構

1.1部分重構原理

Xilinx XC7VX690T芯片可將芯片內部邏輯劃分為靜態邏輯和動態邏輯2個獨立部分，靜態部分上電后保持不變，動態邏輯部分可以根據應用需求實時切換[6]。FPGA部分重配置示意如圖1所示，Reconfig Block‘A為可重構部分，整個FPGA中又可以包含多Reconfig Block‘A部分，可根據需要配置任意個數的子模塊A。芯片工作時，靜態邏輯部分上電即正常運行，可重構邏輯部分可通過SRIO總線將需要的功能模塊的bit寫入FPGA，此寫入時間一般不超過100 ms，從上位機處可達到各種功能即點即用的視覺效果，由此可配合外部存儲達到“無限”擴展FPGA資源的效果，適用于功能繁雜，但各種功能分時運行的系統[7]。

部分重構在PR流程中，經過FPGA的布局布線過程后，不僅會生成每個功能的完整的bit文件，每一個重配置模塊（Reconfigurable Module，RM）還會生成一個部分bit文件[8]。所有的重配置模塊會共用一個頂層的、靜態的布局布線結果。每一個重配置模塊布局布線時，會先讀入共用的靜態布局布線結果，在此基礎上再進行重配置模塊的布局布線，這個過程可以稱為子實現（Child-implementation）。

1.2部分重構實現流程

按重構區域劃分，FPGA的重構可分為動態重構，和靜態重構兩種方式。FPGA的設計流程共包括設計、編譯和運行三個階段[9]。在設計階段，需要完成邏輯設計、綜合、布局布線設計。靜態重構只包含一個功能電路的邏輯設計，并對該功能電路進行綜合、布局布線。動態重構則根據需求包含F1～F多個功能電路的邏輯設計，并且布局布線時需要對設計中的所有功能電路進行布局布線。在編譯階段，需要配置文件生成工具并產成配置文件，靜態重構只產生一個配置文件，而動態重構則需要通過配置文件生成工具生成多個配置文件，最終在重構件生成器的作用下得到初始構件和多個重構件。在運行階段，靜態重構只需在系統啟動時載入FPGA運行即可。動態重構則需要在上位機的控制下，通過總線將編譯階段產生的重構件寫入FPGA，實現各子功能電路的部分重構。設計流程如圖2所示。

Xilinx芯片實現部分重構需要將編譯生成的不同重構子bit文件寫入FPGA中，bit重加載需基于ICAP接口，XC7V690T芯片對應接口為ICAPE2。bit寫入時序如圖3所示。其中，CSI_B為讀寫使能，RDWR_B為讀寫狀態控制，DATA為bit文件數據接口。

2工程應用

2.1偵察測向處理單元

某偵察測向處理單元需要實現寬帶信號偵察、5陣源干涉儀測向、26個頻點特定信號分析解調等功能。針對該應用需求，設計了一塊由FPGA和DSP等組成的硬件單元，在FPGA中實現了測向和分析解調預處理功能，在DSP中完成了干涉儀測向和分析解調功能。

2.2硬件電路設計

為降本增效并滿足可國產化替代的需求，硬件電路設計時選用了一片型號為XC7V690T的FPGA芯片和一片型號為TMS320C6678的DSP芯片作為硬件單元主處理器件。通過一片CPS1848芯片實現本單元及其他硬件單元的SRIO交換互聯功能；XC7K325T和單片機控制板卡上電加載及初始化芯片；在DSP上接入了4片DDR3顆粒用以滿足DSP緩存需求。詳細結構如圖4所示。

2.3 FPGA部分重構設計

為滿足系統分辨率需求，需在FPGA中實現5路32 000點連續FFT、26路寬帶數字下變頻（DDC）、其他自檢接口及數據傳輸模塊等功能。核算資源可知，所有模塊需要3 710個乘法器資源，超出XC7V690T片內可用乘法器設計能力?；诖?，將上述需求進行部分重構模塊設計。

為滿足7系列芯片部分重構規則并利于FPGA布局布線，將除I/O接口和時鐘分頻外的大部分硬件資源劃分為一個PR區域，靜態區域放置采樣接口、時鐘接口、時統接口和SRIO接口。采樣接口用來接收ADC采集的外界信號；3組連接在交換芯片上的SRIO接口分別用來對外傳輸數據和接收上位機指令，其中，SRIO3還可用于為FPGA本身動態配置PR產生的重構bit文件。FPGA部分重構程序框架結構如圖5所示。

為平衡功能需求及硬件資源限制，將干涉儀測向預處理功能和寬帶分析解調功能分別設計為FPGA的部分重構子模塊。拆分后子模塊硬件資源占用均可滿足芯片最大硬件資源限制并能通過SRIO總線動態切換功能模塊。各重構子模塊都可以實時回讀當前模塊版本標志。

重構子模塊1包含26路DDC模塊和數據傳輸仲裁模塊，可實現26個頻點信號的變頻抽取濾波，并通過SRIO將數據傳輸到DSP實現分析解調算法解析。重構子模塊1共需占用乘法器資源3 250個，滿足芯片資源限制條件。重構子模塊1結構如圖6所示。

重構子模塊2包含5路FFT模塊和數據傳輸仲裁模塊，可對5陣源的采樣信號進行連續FFT運算，計算信號幅度相位，并通過SRIO將數據傳輸到DSP實現信號偵察和干涉儀測向處理。重構子模塊2共需占用乘法器資源460個，滿足芯片資源限制條件。重構子模塊2結構如圖7所示。

2.4測試結果分析

對基于部分重構方法設計的偵察測向處理單元進行板級測試，首先將靜態邏輯部分bit文件燒寫進EPROM中，FPGA上電后主動從EPROM中加載靜態邏輯部分配置文件。板卡上電后首先通過DSP配置DSP和FPGA的板內路由，通過配置CPS1848將FPGA的3組SRIO與DSP的1組SRIO配置為全交換模式。完成路由配置后將重構子模塊1的子bit配置文件從DSP寫入FPGA中，完成對FPGA局部邏輯的電路配置。完成bit加載后，測試當前模塊輸出結果。讀取重構子模塊標志碼，得到代表重構子模塊1的特殊標志，即0x12345678與計數器的拼接。重構區當前功能標志如圖8所示。

確認重構模塊標志后對子模塊進行功能測試，外部輸入184.32MS/s采樣率，141MHz中頻的信號，DDC下變頻140MHz，使能兩級半帶濾波器，CIC抽取倍數設為4，得到1 MHz頻偏，11.52 MS/s采樣率的復信號。經驗證，部分重構后的模塊功能輸出正確。DSP收到的IQ數據如圖9所示。

重復上述子bit文件配置過程，將重構子模塊2的子bit加載到FPGA中，讀取重構子模塊標志碼，得到代表重構子模塊2的特殊標志，即0x5555AAAA與計數器的拼接。重構區當前功能標志如圖10所示。

輸入相同的外部信號，對部分重構后的重構區數據回讀得到頻譜數據，經驗證，頻點與輸入信號相對應。測試結果如圖11所示。

3結束語

本文設計通過DSP加FPGA的方式實現了一種復用FPGA硬件資源的工程應用方案。通過局部動態重構設計，在單片FPGA中實現了總資源需求超過FPGA本身硬件資源的算法模塊，理論上按照本方案可以實現FPGA資源的“無限”疊加復用。為偵察測向、信號分析解調、信號產生等領域的FPGA設計提供了一種具有參考意義的實現方案。對節省硬件成本，提高FPGA器件使用靈活性具有積極意義，為復雜多功能系統的小型化設計提供了一種思路。

參考文獻

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