一種采用互連線電容耦合的線計算電路設計

李 林，張會紅，張躍軍，2

(1.寧波大學 信息科學與工程學院，浙江 寧波 315211；2.復旦大學 專用集成電路與系統國家重點實驗室，上海 201210)

隨著集成電路制造技術的飛速發展，半導體工藝進入納米時代，互連線的尺寸逐漸縮小，集成度逐漸提高，成本逐漸減少[1-2]。金屬線寬度的變小導致其電阻變大，造成金屬線延遲增加[3]。在先進的工藝節點下，增加金屬線的垂直厚度是緩解線寬變小電阻增大的解決方案，但是器件的密集放置和金屬線厚度的增加會造成互連線間橫向電容增大，從而加劇耦合噪聲，影響電路穩定性[4-5]。容性耦合是制約電路性能提升的關鍵因素，表現為干擾線上電壓變化引起受擾線上感應電流而產生的電磁干擾現象。互連線之間的串擾將引入電路噪聲，也會造成互連線延遲的不確定性[6-7]。隨著半導體工藝節點的不斷推進，互連線之間的串擾問題越來越突出[8]。互連線間的耦合電容噪聲已經成為集成電路設計的挑戰之一，引起研究者的廣泛關注。文獻[9]提出一種基于5線時延模型的精確串擾模型，用于估計存在串擾故障時通信信道的時延。為了降低耦合噪聲，文獻[10]提出一種具有缺陷接地平面結構的差分線路，可以抑制串擾耦合。文獻[11]研究銅互連耦合模型在32 nm工藝節點上的串擾噪聲，分析比較屏蔽插入技術和增加耦合互連線間物理間距對串擾的抑制作用。針對芯片長距離平行布線引起的串擾問題，筆者從正向利用電容耦合效應的角度出發，利用片上互連線間耦合電容設計邏輯門和簡單組合邏輯電路，從而完成復雜邏輯運算。

1 互連線電容耦合機理及電路模型

超大規模集成電路的片上互連資源越來越多，互連線總長度和復雜度增加，互連線之間形成的耦合串擾不能再被忽略[12-13]。采用多層金屬線模型表示互連線間電容，三線并行互連結構如圖1所示。

圖1 多層互連線電容耦合結構

頂端金屬線接VDD，底部金屬線接VSS，模擬電源和地線對信號線產生的干擾，電源和地與金屬線會形成耦合電容Cg，同層相鄰金屬線間會形成耦合電容CC，金屬互連線的電容解析表達式如式(1)、式(2)所示[14-15]。金屬線的長度、寬度、厚度、間距分別用變量l、w、t、s表示，金屬互連線與地之間的距離用h表示。由電容計算公式C=εS/(4πKd)(其中ε是相對介電常數，S為電容極板的相對面積，K為靜電力常量，d為金屬線之間的距離)可知，耦合電容值大小與金屬互連線間的相對介電常數和相對面積成正比，與金屬互連線間距成反比。調節金屬互連線長度、寬度、線間距等參數可以改變耦合電容大小，從而得到耦合強度不同的線間耦合電容：

(1)

(2)

基于互連線電容耦合效應的研究，文獻[16]提出一種新穎的互連線電容耦合電路模型，如圖2所示。該電路模型采用金屬線間的確定性干擾來模擬干擾線與受擾線的耦合場景，干擾線攜帶輸入信號in1、in2，受擾線攜帶輸出信號V，干擾線與受擾線之間會形成耦合電容CC，通過調節耦合電容值大小改變互連線之間的干擾程度。兩條同層相鄰金屬互連線橫向相對面積越大或線間距越小，兩者之間的耦合電容值就越大，即干擾線對受擾線的干擾程度越大。當干擾線上的輸入信號in1、in2跳變時，會在輸出節點V處產生相應耦合電平信號[17]。因此，可以認為在受擾線上產生的信號擁有兩根干擾線上信號的信息。基于以上結論，筆者在進一步研究干擾線與受擾線耦合強度調整技術的基礎上，提出利用互連線電容耦合效應的邏輯計算電路設計技術，并將此類電路簡稱為線計算電路。在先進工藝節點上，利用金屬線之間的確定性干擾設計邏輯電路，可以減少使用晶體管的數量和互連要求，為設計低成本的數字互補金屬氧化物半導體集成電路提供新途徑。

圖2 互連線電容耦合模型

2 采用互連線電容耦合的門電路設計

利用互連線電容耦合機理及模型設計線計算門電路。二輸入線計算與非門結構如圖3(a)所示，它僅由金屬線、放電管和反相器構成，其中由Ct信號驅動的放電晶體管和一個反相器連接到受擾線兩端。線計算電路工作在兩種狀態：放電狀態(Discharge State，DS)和求值狀態(Evaluation State，ES)。在放電過程中，Ct為高電平時放電晶體管導通，受擾節點V通過放電晶體管接地；Ct為低電平時放電晶體管不導通，相當于一個大電阻。因此，放電過程可以清除前一個邏輯計算的值，確保在下一個求值狀態進行正確的邏輯操作，也保證與其他電路的同步。在求值過程中，干擾線電壓的上升躍變在受擾線上產生感應電壓，經過反相器輸出標準邏輯電平便于驅動下一級門電路。每次邏輯求值完成后，將Ct設置為高電平，釋放節點V處電壓。對于二輸入與非門電路，前一個放電周期結束，節點V處于零電壓，僅當求值狀態下兩個輸入都從邏輯0躍遷到邏輯1，節點V處電壓累加為邏輯1，再經閾值反相器輸出邏輯0，其他輸入轉換情況輸出都為邏輯1，以實現二輸入與非門邏輯功能。

同理，設計二輸入或非門如圖3(b)所示。二輸入或非門與二輸入與非門電路結構相同，區別點在于干擾線和受擾線間的耦合強度。對于二輸入或非門，只要有一個輸入(A或B)從邏輯0躍遷到邏輯1時，經耦合電容CNR感應到受擾節點V處的邏輯值即為1，再經低閾值反相器整形輸出為邏輯0，以實現二輸入或非門的邏輯功能。因此，實現二輸入或非門比實現二輸入與非門需要更大的耦合電容，反映為干擾線和受擾線之間的耦合強度更大，使受擾線在變化程度相同的電壓干擾下產生的求和電壓更高，確保正確輸出邏輯功能。

基于上述原理設計互連線電容耦合的二輸入與非門、二輸入或非門電路版圖，分別如圖4(a)、圖4(b)所示。設計的耦合電容值大小通過設置干擾線與受擾線之間的正對面積和間距來實現。干擾線和受擾線采用高層金屬布線，充分利用版圖面積。

基于互連線電容耦合機理，進一步實現四輸入與非門、異或門、同或門等復雜的邏輯門電路。干擾線數量與邏輯門的扇入相等，四輸入與非門有四根干擾線，相比于二輸入與非門增加了兩根干擾線，對應增加了兩個耦合電容。互連線電容耦合的異或門由線計算的與門、或非門和互補金屬氧化物半導體或非門構成，其邏輯表達式為Y=(AB+(A+B)′)′，電路結構及版圖分別如圖3(c)、圖4(c)所示。互連線電容耦合的同或門由線計算的或門、與非門和互補金屬氧化物半導體與非門構成，其邏輯表達式為Y=((A+B)(AB)′)′，電路結構及版圖分別如圖3(d)、圖4(d)所示。

(a) 與非門

圖3 采用互連線電容耦合的二輸入門電路結構

圖4 采用互連線電容耦合的二輸入門電路版圖

由于任何函數都可以分解成與非門-與非門、或非門-或非門、與門-或門-非門等組合形式，因此所述的線計算方法在邏輯上是完備的。這種電路結構中含有金屬線、放電管和反相器，通過調節干擾線和受擾線之間的耦合強度，可以實現不同功能的門電路，并在反相器輸出端得到標準的邏輯電平，便于與下一級電路級聯。

3 采用互連線電容耦合的譯碼器設計

互連線電容耦合的3線-8線譯碼器中有8個四輸入線計算與非門，四輸入線計算與非門由4根干擾線、1根受擾線、1個放電管和1個反相器構成。受擾線兩端分別連接放電晶體管和閾值反相器，4根干擾線與其相鄰平行放置，調節干擾線與受擾線的耦合強度，可實現四輸入與非門邏輯功能。如圖5所示的金屬線L1、L2、L3、L4、L5，N溝道金屬氧化物半導體晶體管M10和反相器G4可以構成一個四輸入與非門。采用互連線電容耦合的3線-8線譯碼器版圖如圖6所示，圖5的32個耦合電容CC利用高層金屬線實現，其值為0.66 fF。該3線-8線譯碼器由47個晶體管和互連線組成，版圖面積為22.104 μm2。因此，線計算能以更緊湊的方式實現組合邏輯電路。

圖5 采用互連線電容耦合的3線-8線譯碼器結構

圖6 采用互連線電容耦合的3線-8線譯碼器版圖

4 實驗仿真與分析

采用臺積電65 nm互補金屬氧化物半導體工藝，實現了線計算門電路和3線-8線譯碼器設計，并利用Cadence Virtuoso IC5141和Cadence Spectre進行后端版圖瞬態仿真測試分析，遍歷所有激勵。

4.1 電容耦合效應

將2條寬度為0.1 μm的金屬線平行放置，金屬互連線間距設置為0.1 μm，模擬高層金屬Metal 7的兩相鄰金屬線之間的電容耦合情況，耦合電容大小與2條金屬線的正對長度之間的關系測試結果如圖7(a)所示。進一步，將3條金屬線等間距平行放置模擬其耦合情況。中間金屬線為受擾線，旁邊兩條為干擾線，調節干擾線與受擾線的正對長度，可以改變干擾線對受擾線的干擾程度，受擾節點電壓與耦合電容大小的關系曲線如圖7(b)所示。干擾線與受擾線耦合作用程度的不同，受擾節點V處產生的耦合電壓就不同，當2條干擾線同時上升躍變時，受擾節點V處產生的信號電壓值更高。利用以上結論，通過調整下級反相器閾值，可以實現多種門電路功能。實現二輸入與非門是將反相器閾值設置在圖7(b)所示的曲線Ⅰ與曲線Ⅱ中間，而實現二輸入或非門則需要更低閾值的反相器，應設置在曲線Ⅱ以下。

(a) 兩線耦合

4.2 線計算門電路仿真

對于圖3(a)所示互連線電容耦合的二輸入與非門，功能仿真結果如圖8(a)所示。初始時，Ct為高電平，受擾節點V放電至邏輯0。在1 ns時刻，設置Ct為低電平，進入邏輯求值狀態，輸入A為邏輯0，輸入B從邏輯0躍變到邏輯1，干擾線B信號的上升躍變在受擾節點V處產生0.38 V感應電壓，經閾值反相器采樣輸出Y為邏輯1。同理，在3 ns時刻，干擾線A信號的上升躍變也會在受擾節點V處產生感應電壓。在5 ns時刻，由于沒有干擾線信號從邏輯0躍遷到邏輯1，所以受擾節點V處電壓為邏輯0。在每次求值完后，電路放電至邏輯0，清除上一個求值狀態的邏輯值，確保下一個求值狀態邏輯操作正確。在7 ns時刻，干擾線A信號和干擾線B信號同時發生上升躍變，在受擾節點V處產生累加電壓為0.74 V，經下級反相器采樣輸出Y為邏輯0。

對于圖3(b)所示互連線電容耦合的二輸入或非門，功能仿真結果曲線如圖8(b)所示。在1 ns時刻，由于干擾線B信號的上升躍變，經耦合電容的作用，電荷被引入到受擾節點V處，產生0.51 V的感應電壓，經低閾值反相器整形輸出Y為邏輯0。在5 ns時刻，沒有干擾線信號發生上升躍變，在受擾節點處的感應電壓最低，連接到受擾節點V的反相器可以使邏輯翻轉，采樣輸出Y為邏輯1。在7 ns時刻，干擾線A信號和干擾線B信號同時發生上升躍變，通過電容耦合在受擾節點V處產生累加電壓為1.06 V，最終采樣輸出Y為邏輯0。

將互連線電容耦合的與非門、或非門與互補金屬氧化物半導體電路相融合，調節干擾線和受擾線之間的耦合強度，可以實現特定邏輯功能，如異或門、同或門等。互連線電容耦合的二輸入異或門和二輸入同或門功能仿真結果曲線分別如圖8(c)、圖8(d)所示。仿真結果表明所設計的電路邏輯功能正確。線計算門電路可以與互補金屬氧化物半導體電路相連接，從而實現具有線計算能力的復雜邏輯電路。

在臺積電65 nm互補金屬氧化物半導體工藝下，仿真不同溫度對門電路延時的影響情況。當溫度從-50 ℃到100 ℃變化時，邏輯門電路的延時情況如圖9所示，結果表明所設計的與非門、或非門、異或門、同或門電路延時受溫度影響小。

(a) 與非門

4.3 線計算譯碼電路仿真

圖10 采用互連線電容耦合的3線-8線譯碼器仿真曲線

4.4 與相關文獻比較

與相關文獻的比較結果如表1所示。由表1可以得出，與臺積電65 nm工藝庫的標準單元相比，二輸入與非門的晶體管數量、功耗延時積分別減少約25%、59.3%；四輸入與非門的電路面積、功耗延時積分別減少約46.4%、55%；二輸入同或門的晶體管數量、功耗延時積分別減少約33.3%、63.1%。與文獻[18]相比，二輸入與非門的晶體管數量、傳輸延遲分別減少約66.7%、96.4%；二輸入或非門的晶體管數量、傳輸延遲分別減少約66.7%、84.3%。與文獻[19]相比，二輸入或非門的晶體管數量、傳輸延遲分別減少約85%、41%。因此，所設計的線計算電路減少了晶體管數量，在一定程度上減少了電路面積、功耗以及提高了電路性能。

表1 線計算電路與相關文獻比較結果

5 結束語

筆者在研究金屬互連線間電容耦合效應的基礎上，探索在先進技術節點上利用高層金屬線之間的串擾來完成相關邏輯計算的有效方案。構建了互連線電容耦合模型，通過調整反相器閾值和金屬互連線間電容耦合強度等技術手段，在臺積電65 nm工藝下完成了與非門、或非門、異或門、同或門和3線-8線譯碼器的方案設計。仿真測試結果表明所設計的電路邏輯功能正確，能以數量更少的晶體管實現更復雜的邏輯電路模塊，提供了更密集實現數字互補金屬氧化物半導體集成電路的機會。