高頻、低相噪、雙模分頻器設計

賈岳珉，高曉強，曲曉華

（中國電子科技集團公司第十三研究所，河北 石家莊 050051）

0 引 言

隨著通信、雷達等電子裝備系統的不斷發展，其工作頻率越來越高，為了降低后級信號處理系統的難度，通常在系統中會利用分頻器將高的工作頻率分頻為低頻信號，因此分頻器的最高工作頻率以及分頻器的附加相位噪聲成為分頻器的關鍵指標。

1 2/3分頻器電路架構

2/3分頻器是一種常用的雙模分頻器，本文主要針對基本的2/3分頻器進行分析[1]。

2/3分頻器門級的電路拓撲如圖1所示。

圖1 2/3分頻器門級的電路拓撲

從電路拓撲中可以看出，該分頻器電路包括4個鎖存器和3個邏輯門。其中fin為輸入時鐘信號，foutn為輸出信號，Modin和Pi為分頻比控制信號，Modout為模式輸出信號。

當Modin=0時，下方的兩個鎖存器Q端口輸出始終為0，/Q信號輸出始終為1，此時該分頻器的分頻比為2，分頻器的電路架構可以簡化為以下兩種形式。

（1）當Modin=1時，如果Pi=0，則左下角鎖存器Q端口輸出始終為0，/Q信號輸出始終為1，此時該分頻器的分頻比仍為2，分頻器的電路架構也可簡化圖2。

圖2 簡化后的電路拓撲 （Modin=1，Pi=0）

（2）當Modin=1時，如果Pi=1時，此時電路可簡化為圖3。

圖3 簡化后的電路拓撲（Modin=1，Pi=1）

此時，該電路的真值如表1所示。

表1 電路的真值表

表中：D1為左上鎖存器的輸入；Q1、/Q1為右上鎖存器的輸出；D2為右下鎖存器的輸入；Q2、/Q2為左下鎖存器的輸出。從真值表中可以看出，此時分頻器的分頻比為3。

因此該電路通過合理的控制可以實現2/3雙模工作模式[2]。

2 分頻器電路設計

2.1 分頻器基本電路結構

高速分頻器電路通常采用差分電路，其中基本的鎖存器電路結構如圖4所示。D、/D為差分數據輸入端口；CLK、/CLK為始終差分輸入端口；Q、/Q為差分輸出端口。

圖4 基本鎖存器單元

基本的與門電路單元如圖5所示。A、/A、B、/B為差分信號輸入端口； Q、/Q為與信號差分輸出端口[3]。

圖5 基本與門單元

2.2 提高分頻器工作頻率設計

從電路組成中可以看出，分頻器的工作頻率與鎖存器和與門電路工作速度息息相關。鎖存器和與門電路工作速度與三極管的增益、電流源電流、電源端電阻等相關，一旦工藝確定，其可以調整的余地有限。本文提高分頻器工作頻率采取的措施為，在提高鎖存器和與門電路工作速度的同時，減少信號在整個電路內的傳輸時間。具體方法為將門電路嵌入鎖存器中減小延遲時間同時考慮電路布局，減弱電路單元間的寄生效應，來提高分頻器的最高工作頻率。

將門電路嵌入鎖存器后的基本電路單元如圖6所示[4]。

圖6 將門電路嵌入鎖存器后的基本電路單元

2.3 分頻器低附加相位噪聲設計

分頻器相位噪聲的實質是輸出信號過零點不確定，從而造成周期抖動。過零點的變化 ，可以看作是噪聲電壓對輸出信號周期的影響。

如果將時間變化Δt轉換為相位可得：

本文設計的分頻器電路結構由一對差分三極管、尾電流管、負載電阻構成。三級管的電流噪聲只有在其導通時才會疊加在輸出電阻上，因此影響輸出信號過零點的主要噪聲來源為差分輸入三極管的電流噪聲、尾電流管的電流噪聲以及負載電阻的白噪聲。

本文主要通過工藝選擇、電路設計結構和仿真優化分析3個方面來降低分頻器的相位噪聲[5]。

3 產品制作及測試

利用本文提出的改善分頻器工作頻率和降低附加相位噪聲的方法，基于硅基工藝，設計了一款2/3雙模分頻器，分頻器的尺寸為1.1 mm×0.7 mm×0.1 mm，照片如圖7所示。

圖7 芯片照片

經測試，該分頻器的最高工作頻率為26 GHz，附加相位噪聲為-140 dBc/Hz@1 kHz、-145 dBc/Hz@10 kHz以及-150 dBc/Hz@100 kHz，滿足工程應用需求。

4 結 論

本文分析了三階有源環路濾波器的環路特性。并進行了實際產品制作及測試，測試結果與計算結果完全吻合，驗證了環路分析的正確性，對環路參數調整有重要的指導意義。

本文給出了雙模分頻器的電路架構，并對其工作原理進行了概述，隨后提出了一種提高工作頻率和改善附加相位噪聲的方法，最后基于硅基工藝設計了一款2/3雙模分頻器，經測試該分頻器的最高工作頻率為26 GHz，附加相位噪聲為-140dBc/Hz@1kHz、-145dBc/Hz@10kHz以及-150dBc/Hz@100kHz，滿足工程應用需求，對后續高頻、低相噪分頻器的設計具有重要的指導意義。