一種數模混合無線傳輸收發機的設計

王沛佩

（大連海事大學，遼寧大連，116000）

0 引言

當今，無線技術飛速發展，越來越多地運用到我們的日常生活中，與有線技術相比，無線技術具有方便、靈活、減少布線、降低成本等優點。本文給出了一種通過FPGA實現了數字的鍵入、數字信號到模擬信號的轉換，模擬信號合成的無線傳輸設備的設計。為了滿足對20～30MHz信號調制與解調的要求，系統使用模擬乘法器AD835與20～30MHz的本振源進行調制，得到已調信號。采用與調制電路完全一致的模擬乘法器AD835與本振源進行解調，得到調制信號；為了使解調后的信號無失真還原，采用低通濾波器和高通濾波器，將合路信號分離還原。最后，再次利用FPGA進行模數轉換，轉換后的數字信號譯碼接入數碼顯示。

1 系統功能及其實現方案

系統組成部分如圖1所示。本設計是在同一信道進行數字-模擬信號混合傳輸的無線收發機。

圖1 系統功能圖

■1.1 系統功能描述

數字信號由4個0～9的一組數字構成，在發送端中通過液晶屏鍵入；模擬信號為語音信號，頻率范圍為100Hz-5kHz，通過函數發生器產生。采用無線傳輸的方式，載波頻率范圍為20～30MHz，信道帶寬不大于25kHz，收發設備間最短的傳輸距離不小于100cm。收發機的發送端完成數字信號和模擬信號合路處理，在同一信道調制發送。收發機的接收端完成接收解調，分離出數字信號和模擬信號。接收端數字信號用數碼管顯示，模擬信號用示波器進行觀測。

1.1.1 發射端的功能

（1）實現單路模擬信號傳輸。由函數發生器輸入模擬信號為100Hz～5kHz的語音信號。

（2）實現單路數字信號傳輸。首先在液晶屏上鍵入4個0～9的一組數字，在發送端進行存儲并顯示，然后按下發送鍵對數字信號連續循環傳輸。當發送端按下停止鍵，結束數字信號傳輸，同時在發送端清除已傳數字的顯示，等待鍵入新的數字。

（3）實現數字-模擬信號的混合傳輸。任意鍵入一組數字，與模擬信號混合調制后進行傳輸。

（4）收發機的信道帶寬不大于25kHz，載波頻率范圍為20～30MHz。并且收發機可在不少于3個載波頻率中選擇設置。

1.1.2 接收端的功能

（1）解調后的模擬信號波形無明顯失真。

（2）在只有模擬信號傳輸時，接收端的數碼顯示處于熄滅狀態。

（3）在只有數字信號傳輸時，解調出數字信號，通過4個數碼管顯示。開始發送到數碼管顯示的響應時間不大于2秒。

（4）在數模混合傳輸時，能正確解調數字信號和模擬信號，數字顯示正確，模擬信號波形無明顯失真。

■1.2 系統實現方案

1.2.1 發射端方案實現

發射端方案如圖2所示。主要包括DAC8563、加法器VCA810、AD835、AD9959、功率放大器OPA847。利用頻分復用的思想，通過與FPGA板連接的液晶屏輸入數字信號，經DAC8563將數字信號轉為模擬信號。另一路語音信號直接通過函數發生器輸入不進行頻譜搬移。再將兩路信號使用加法器VCA810進行合路，兩路信號在各自的頻段內互不干擾，獨立進行數據傳輸。此方案方法簡單，合成信號后接收端得到的解調信號無明顯失真。采用線性調制的方法，將合路信號通過模擬乘法器AD835與載波頻率為20～30MHz的本振源完成對合路信號的調制。該本振源通過MAX2605壓控振蕩器產生。由于MAX2605最低可產生45MHz的載波，所以我們將該載波信號通過單片機STM32二分頻后進行輸出。此方案在簡單易實現的同時，能夠更好的降低電路系統的功耗。

圖2 發射端方案圖

接收端方案如圖3所示。

圖3 接收端方案圖

該方案主要包括：LNA、AD603、AD835、AD9959、ADS8688。將天線接收到的小信號通過20db的LNA進行放大，使用AD603實現增益可調。在解調時，采用相干解調的方法，該方案需要選用與調制載波同步的相干載波。經模擬乘法器AD835和與發送端完全相同的本振源解調后得到調制波。在兩路信號分離時，采用模擬電路分離。將解調后的調制信號的頻帶分隔開。一路采用低通濾波器將模擬信號（語音信號）分離出來。另一路采用高通濾波器使兩路信號的還原互不干擾。并且將該路模擬信號采用AD轉換直接轉為數字信號。將目標模擬量轉為二進制離散數字量輸出，并將還原出來的離散電壓值顯示在數碼管上。該方法圖像顯示直觀，且程控轉換高速，大大降低了電路功耗。避免了混疊的情況發生，而且不用大規模采樣，大大減少了工作量，也不會出現由于“數據丟失”而出現的失真問題。同時，分離出的數字電路通過液晶屏顯示。直觀，可觸摸，相比于數碼管實現功耗低。

2 系統的硬件部分

■2.1 發射端硬件設計

2.1.1 數字-模擬信號合路系統的設計

在兩路信號合路處理之前，先對數字信號進行處理，通過與FPGA連接的DAC8563將離散數字量轉換為模擬量。在可觸摸液晶屏上輸入一組四位數字，并對鍵入的數字進行一定次序的編碼，使數字信號內部以0-1方式進行傳送，形成一個方波，存入FPGA內部。再利用FPGA將采集到的數字信號通過FSK調制的方式轉換為模擬信號。在二進制頻移鍵控（FSK）中，當傳送“1”碼時對應于載波頻率f1，傳送“0”碼時對應于載波頻率f0，使該方波變為在高電平與低電平處頻率不同的合成波形。此方式抗干擾性較高，并且經FPGA處理后所占頻帶較窄。在液晶屏上的操作過程為在液晶屏上鍵入一組由4個0～9構成的數字，進行存儲并顯示，通過調用FPGA內部IP核，編程實現FSK過程，生成模擬信號。

同時，為滿足信道帶寬不大于25kHz的要求。我們想要將信道帶寬控制在該范圍內，首先要計算出DA轉換后的模擬信號的頻率范圍。函數發生器輸入的模擬信號為100Hz～5kHz。為了讓數字與模擬的合路信號不發生頻譜的重疊并且滿足帶寬要求，將該模擬信號的上限控制在25-5=20kHz。我們在兩個頻帶之間預留出大于10kHz的寬度。所以下限頻率我們設定在18kHz處。與此同時，18k～20kHz這一頻率范圍，在將模擬信號擴展至50Hz～10kHz時，也完全可以滿足帶寬要求。其次，在數字-模擬信號合路部分我們信道帶寬的上限已經到了25kHz。所以，我們在調制部分不能再引入另外的帶寬。于是，我們選定了相干解調的方式。不改變整個頻帶的寬度，只對整個頻帶做整體搬移。最終，我們確定了將轉換后的模擬信號頻率設定為18kHz～20kHz范圍內。

然后，將它與語音模擬信號輸入加法器進行相加放大，實現頻分復用。加法器內置芯片采用VCA810，它是一個具有高增益調整范圍的寬帶放大器，能將電壓穩定在一定的范圍內。基帶放大器采用VCA810和OP07實現。VCA810是一個高增益調節范圍，寬帶，可變增益放大器。輸入信號經過VCA810后，通過OP07可以進行增益反饋調節，使輸出的電壓穩定在一定的數值范圍內。該加法器的電路原理圖如圖4所示。

圖4 加法器電路圖

由于語音信號頻率范圍在100～5kHz（可在適當范圍內擴展），二者在頻譜上互不重疊，完全可以實現。

2.1.2 調制發送系統的設計

將鍵盤鍵入的數字信號通過FSK做數字預調制，不僅完成了信號從數字到模擬的轉換，而且將原始的信號先做了一次調制，將轉換后的模擬信號頻譜搬移到18kHz～20kHz。再對該模擬信號與語音信號進行合路處理，合成后整體再進行模擬信號的調制。

上述過程中頻率范圍為20～30MHz的本振信號可以通過調節FPGA振蕩器外部電壓來實現變化。本振源使用MAX2605實現，電路原理圖如圖5所示。MAX2605是集成的，高性能的中頻（IF）壓控振蕩器，可用于便攜式無線通信系統設計。

圖5 MAX2605本振源電路圖

將調制后的信號通過射頻放大器OPA847發送出去。系統使用OPA847（單位增益帶寬為3.9GHz）電壓反饋運放作為中頻放大器，由于前面的設計中已經包含有增益放大功能，故單級使用即可，共實現20dB的中頻增益放大，滿足系統要求。

■2.2 接收端硬件設計

2.2.1 接收解調系統的設計

天線接收到發送端的信號后，先讓其通過一個低噪聲放大器(LNA)。系統選用噪聲系數NF=0.8的射頻小信號放大器SBB5089作為前級放大器，其3dB頻率范圍50MHz～6GHz。增益為20dB,具有高帶寬、低噪聲的優點，能夠很好地實現小信號放大。

接著通過AD603做進一步可控增益放大，AD603是一款低噪聲、電壓控制型放大器，用于射頻(RF)和中頻(IF)自動增益控制(AGC)系統。它能提供精確的引腳可選增益，90 MHz帶寬時增益范圍為+11 dB至+31 dB，9 MHz帶寬時增益范圍為+9 dB至+51 dB。用一個外部電阻便可獲得任何中間增益范圍。采用推薦的±5 V電源時功耗為125mW。它的優點是寬頻帶、增益為線性且性能穩定。

再通過一個乘法器和頻率范圍為20-30MHz的載波實現相干解調，乘法器電路由AD835芯片構成,電路參考芯片手冊的典型電路設計，如圖6所示。以X端為例,輸入并接50Ω(R1||R2；或者：R1或R2焊接49.9Ω)到地,保證電路的輸入阻抗為50Ω,匹配阻抗為50Ω的同軸線輸入。W輸出端串接51Ω(R6),一是為保證電路的輸出阻抗為50Ω,匹配阻抗為50Ω的同軸線輸出;二是為與電容C7構成一階低通濾波器,實現輸出信號的高頻濾波。電容C7默認不焊接,可根據實際需求焊接所需電容。RW1和R5用于調整乙端的輸出電壓,實現W=XY+Z,Z端默認接地。

圖6 AD835乘法器電路圖

2.2.2 分離電路的設計

將解調后的信號通過一個fs=40kHz的低通濾波器，去掉高頻干擾。再用截至頻率為10kHz的低通濾波器和截至頻率為40kHz的高通濾波器分別還原出兩路信號，實現信號分離。其中10kHz低通濾波器通過放大器OP1177和兩個二階低通濾波器級聯實現，40kHz高通濾波器則由于兩信號頻段本身相隔較遠，因此無需再用乘法器對兩信號的頻帶做分隔處理。

而對于兩路輸出信號，一路使用將，設計成一個四階切比雪夫低通濾波器，通帶在11kHz，通帶衰減0.2db。另一路同樣使用兩個低階濾波器級聯的方式，設計成一個15kHz的三階切比雪夫高通濾波器。然后將高通濾波后的信號經ADS8688轉換為數字信號，再用數碼顯示輸出。

圖7 濾波器原理圖

3 系統的軟件部分

(1)PS端發送數據給PL端

PS端通過AXI-BRAM的通信方式將2FSK調制后的2400＊16bits數據給PL端。其大致流程如下：

PS端通過AXI-LITE配置1個讀AXI-BRAM的長度寄存器rd_bram_len和1個允許PL端讀AXI-BRAM的rd_bram_enable寄存器，先寫0再寫1給PL端，PL端觸發rd_bram_enable寄存器的上升沿，再循環讀取rd_bram_len長度的AXI-BRAM數據，通過DAC8563輸出成模擬信號。如果PS端更新4個鍵控數據，則重復以上流程。

(2)PL端傳輸數據給PS端

PL端通過AXI-BRAM的通信方式將ADC數據連續地傳輸給PS端。其大致流程如下：

PS端通過AXI-LITE配置1個bram_start寄存器給PL，先寫0再寫1表示啟動ADC數據采集，之后PL端會清零AXI-BRAM數據，同時實時采集ADS8688的16bits有符號數據，ADC采樣頻率=100kHz，PL端先將采集的16bits ADC數據緩存到16KB的FIFO中，同時將FIFO中的數據緩存到指定的AXI-BRAM中，當AXI-BRAM寫夠PS端通過AXI-LITE配置的長度寄存器bram_len長度時，PL端會通過AXI-LITE輸出1個AXI-BRAM寫滿的狀態寄存器bram_wr_addr_over給PS端。PS端會定時查詢該狀態寄存器bram_wr_addr_over，當狀態寄存器bram_wr_addr_over=bram_len-32'd4時，表示PL端已經寫滿AXIBRAM，之后PS端會讀取AXI-BRAM內的數據進行2FSK解碼（解碼采用非相干解調），解調出4×4bits的鍵控數據，并將該值顯示在4端數碼管中。當PS端在讀取AXI-BRAM的數據時，其實PL端還在連續地采集ADC數據，只是將ADC值緩存在FIFO中，這也是我們將FIFO開這么大的原因。

圖8 FSK調制過程流程圖

圖9 FSK解調過程流程圖

PS端每次讀完AXI-BRAM中的bram_len個數據時會通過AXI-LITE重新配置1次bram_start寄存器先寫0再寫1給PL，PL端檢測到該寄存器的上升沿表示PS端允許更新AXI-BRAM數據，PL端可以再次將ADS8688的數據緩存進AXI-BRAM，重復上述步驟，可實現連續采集ADC數據。

4 總結

整個系統經過實際測試滿足了設計要求可在100Hz～10kHz的頻率范圍內對模擬信號進行傳輸，且解調后的波形無明顯失真。對于數字信號，完全可以實現數字鍵入、顯示、停止、清零的功能。系統擴展性強，載波頻率的范圍在20～30MHz可調，并且信道帶寬滿足不大于25kHz的要求。本設計突破了原有的雙路模擬信號同傳的限制，可實現一路模擬信號與一路數字信號的同傳，應用性強。

本設計創新點：通過使用Xilinx公司生產的ZYNQ系列FPGA實現了數字信號的鍵入，采集，處理。數字信號通過可觸摸的LED顯示屏進行輸入，給人更加直觀的感受。對本振源MAX2605的控制也可通過FPGA實現。既可以使用壓控實現，也可以通過調節滑動變阻器進而改變反饋電阻來實現。此外，本設計在模擬與混合信號電路設計方向，加入了與數字信號的混合，能更好的應用于雷達，導航，海上無線通信等方向。