一種數(shù)?；旌蠠o(wú)線傳輸收發(fā)機(jī)的設(shè)計(jì)

王沛佩

（大連海事大學(xué)，遼寧大連，116000）

0 引言

當(dāng)今，無(wú)線技術(shù)飛速發(fā)展，越來(lái)越多地運(yùn)用到我們的日常生活中，與有線技術(shù)相比，無(wú)線技術(shù)具有方便、靈活、減少布線、降低成本等優(yōu)點(diǎn)。本文給出了一種通過(guò)FPGA實(shí)現(xiàn)了數(shù)字的鍵入、數(shù)字信號(hào)到模擬信號(hào)的轉(zhuǎn)換，模擬信號(hào)合成的無(wú)線傳輸設(shè)備的設(shè)計(jì)。為了滿足對(duì)20～30MHz信號(hào)調(diào)制與解調(diào)的要求，系統(tǒng)使用模擬乘法器AD835與20～30MHz的本振源進(jìn)行調(diào)制，得到已調(diào)信號(hào)。采用與調(diào)制電路完全一致的模擬乘法器AD835與本振源進(jìn)行解調(diào)，得到調(diào)制信號(hào)；為了使解調(diào)后的信號(hào)無(wú)失真還原，采用低通濾波器和高通濾波器，將合路信號(hào)分離還原。最后，再次利用FPGA進(jìn)行模數(shù)轉(zhuǎn)換，轉(zhuǎn)換后的數(shù)字信號(hào)譯碼接入數(shù)碼顯示。

1 系統(tǒng)功能及其實(shí)現(xiàn)方案

系統(tǒng)組成部分如圖1所示。本設(shè)計(jì)是在同一信道進(jìn)行數(shù)字-模擬信號(hào)混合傳輸?shù)臒o(wú)線收發(fā)機(jī)。

圖1 系統(tǒng)功能圖

■1.1 系統(tǒng)功能描述

數(shù)字信號(hào)由4個(gè)0～9的一組數(shù)字構(gòu)成，在發(fā)送端中通過(guò)液晶屏鍵入；模擬信號(hào)為語(yǔ)音信號(hào)，頻率范圍為100Hz-5kHz，通過(guò)函數(shù)發(fā)生器產(chǎn)生。采用無(wú)線傳輸?shù)姆绞剑d波頻率范圍為20～30MHz，信道帶寬不大于25kHz，收發(fā)設(shè)備間最短的傳輸距離不小于100cm。收發(fā)機(jī)的發(fā)送端完成數(shù)字信號(hào)和模擬信號(hào)合路處理，在同一信道調(diào)制發(fā)送。收發(fā)機(jī)的接收端完成接收解調(diào)，分離出數(shù)字信號(hào)和模擬信號(hào)。接收端數(shù)字信號(hào)用數(shù)碼管顯示，模擬信號(hào)用示波器進(jìn)行觀測(cè)。

1.1.1 發(fā)射端的功能

（1）實(shí)現(xiàn)單路模擬信號(hào)傳輸。由函數(shù)發(fā)生器輸入模擬信號(hào)為100Hz～5kHz的語(yǔ)音信號(hào)。

（2）實(shí)現(xiàn)單路數(shù)字信號(hào)傳輸。首先在液晶屏上鍵入4個(gè)0～9的一組數(shù)字，在發(fā)送端進(jìn)行存儲(chǔ)并顯示，然后按下發(fā)送鍵對(duì)數(shù)字信號(hào)連續(xù)循環(huán)傳輸。當(dāng)發(fā)送端按下停止鍵，結(jié)束數(shù)字信號(hào)傳輸，同時(shí)在發(fā)送端清除已傳數(shù)字的顯示，等待鍵入新的數(shù)字。

（3）實(shí)現(xiàn)數(shù)字-模擬信號(hào)的混合傳輸。任意鍵入一組數(shù)字，與模擬信號(hào)混合調(diào)制后進(jìn)行傳輸。

（4）收發(fā)機(jī)的信道帶寬不大于25kHz，載波頻率范圍為20～30MHz。并且收發(fā)機(jī)可在不少于3個(gè)載波頻率中選擇設(shè)置。

1.1.2 接收端的功能

（1）解調(diào)后的模擬信號(hào)波形無(wú)明顯失真。

（2）在只有模擬信號(hào)傳輸時(shí)，接收端的數(shù)碼顯示處于熄滅狀態(tài)。

（3）在只有數(shù)字信號(hào)傳輸時(shí)，解調(diào)出數(shù)字信號(hào)，通過(guò)4個(gè)數(shù)碼管顯示。開始發(fā)送到數(shù)碼管顯示的響應(yīng)時(shí)間不大于2秒。

（4）在數(shù)?；旌蟼鬏敃r(shí)，能正確解調(diào)數(shù)字信號(hào)和模擬信號(hào)，數(shù)字顯示正確，模擬信號(hào)波形無(wú)明顯失真。

■1.2 系統(tǒng)實(shí)現(xiàn)方案

1.2.1 發(fā)射端方案實(shí)現(xiàn)

發(fā)射端方案如圖2所示。主要包括DAC8563、加法器VCA810、AD835、AD9959、功率放大器OPA847。利用頻分復(fù)用的思想，通過(guò)與FPGA板連接的液晶屏輸入數(shù)字信號(hào)，經(jīng)DAC8563將數(shù)字信號(hào)轉(zhuǎn)為模擬信號(hào)。另一路語(yǔ)音信號(hào)直接通過(guò)函數(shù)發(fā)生器輸入不進(jìn)行頻譜搬移。再將兩路信號(hào)使用加法器VCA810進(jìn)行合路，兩路信號(hào)在各自的頻段內(nèi)互不干擾，獨(dú)立進(jìn)行數(shù)據(jù)傳輸。此方案方法簡(jiǎn)單，合成信號(hào)后接收端得到的解調(diào)信號(hào)無(wú)明顯失真。采用線性調(diào)制的方法，將合路信號(hào)通過(guò)模擬乘法器AD835與載波頻率為20～30MHz的本振源完成對(duì)合路信號(hào)的調(diào)制。該本振源通過(guò)MAX2605壓控振蕩器產(chǎn)生。由于MAX2605最低可產(chǎn)生45MHz的載波，所以我們將該載波信號(hào)通過(guò)單片機(jī)STM32二分頻后進(jìn)行輸出。此方案在簡(jiǎn)單易實(shí)現(xiàn)的同時(shí)，能夠更好的降低電路系統(tǒng)的功耗。

圖2 發(fā)射端方案圖

接收端方案如圖3所示。

圖3 接收端方案圖

該方案主要包括：LNA、AD603、AD835、AD9959、ADS8688。將天線接收到的小信號(hào)通過(guò)20db的LNA進(jìn)行放大，使用AD603實(shí)現(xiàn)增益可調(diào)。在解調(diào)時(shí)，采用相干解調(diào)的方法，該方案需要選用與調(diào)制載波同步的相干載波。經(jīng)模擬乘法器AD835和與發(fā)送端完全相同的本振源解調(diào)后得到調(diào)制波。在兩路信號(hào)分離時(shí)，采用模擬電路分離。將解調(diào)后的調(diào)制信號(hào)的頻帶分隔開。一路采用低通濾波器將模擬信號(hào)（語(yǔ)音信號(hào)）分離出來(lái)。另一路采用高通濾波器使兩路信號(hào)的還原互不干擾。并且將該路模擬信號(hào)采用AD轉(zhuǎn)換直接轉(zhuǎn)為數(shù)字信號(hào)。將目標(biāo)模擬量轉(zhuǎn)為二進(jìn)制離散數(shù)字量輸出，并將還原出來(lái)的離散電壓值顯示在數(shù)碼管上。該方法圖像顯示直觀，且程控轉(zhuǎn)換高速，大大降低了電路功耗。避免了混疊的情況發(fā)生，而且不用大規(guī)模采樣，大大減少了工作量，也不會(huì)出現(xiàn)由于“數(shù)據(jù)丟失”而出現(xiàn)的失真問(wèn)題。同時(shí)，分離出的數(shù)字電路通過(guò)液晶屏顯示。直觀，可觸摸，相比于數(shù)碼管實(shí)現(xiàn)功耗低。

2 系統(tǒng)的硬件部分

■2.1 發(fā)射端硬件設(shè)計(jì)

2.1.1 數(shù)字-模擬信號(hào)合路系統(tǒng)的設(shè)計(jì)

在兩路信號(hào)合路處理之前，先對(duì)數(shù)字信號(hào)進(jìn)行處理，通過(guò)與FPGA連接的DAC8563將離散數(shù)字量轉(zhuǎn)換為模擬量。在可觸摸液晶屏上輸入一組四位數(shù)字，并對(duì)鍵入的數(shù)字進(jìn)行一定次序的編碼，使數(shù)字信號(hào)內(nèi)部以0-1方式進(jìn)行傳送，形成一個(gè)方波，存入FPGA內(nèi)部。再利用FPGA將采集到的數(shù)字信號(hào)通過(guò)FSK調(diào)制的方式轉(zhuǎn)換為模擬信號(hào)。在二進(jìn)制頻移鍵控（FSK）中，當(dāng)傳送“1”碼時(shí)對(duì)應(yīng)于載波頻率f1，傳送“0”碼時(shí)對(duì)應(yīng)于載波頻率f0，使該方波變?yōu)樵诟唠娖脚c低電平處頻率不同的合成波形。此方式抗干擾性較高，并且經(jīng)FPGA處理后所占頻帶較窄。在液晶屏上的操作過(guò)程為在液晶屏上鍵入一組由4個(gè)0～9構(gòu)成的數(shù)字，進(jìn)行存儲(chǔ)并顯示，通過(guò)調(diào)用FPGA內(nèi)部IP核，編程實(shí)現(xiàn)FSK過(guò)程，生成模擬信號(hào)。

同時(shí)，為滿足信道帶寬不大于25kHz的要求。我們想要將信道帶寬控制在該范圍內(nèi)，首先要計(jì)算出DA轉(zhuǎn)換后的模擬信號(hào)的頻率范圍。函數(shù)發(fā)生器輸入的模擬信號(hào)為100Hz～5kHz。為了讓數(shù)字與模擬的合路信號(hào)不發(fā)生頻譜的重疊并且滿足帶寬要求，將該模擬信號(hào)的上限控制在25-5=20kHz。我們?cè)趦蓚€(gè)頻帶之間預(yù)留出大于10kHz的寬度。所以下限頻率我們?cè)O(shè)定在18kHz處。與此同時(shí)，18k～20kHz這一頻率范圍，在將模擬信號(hào)擴(kuò)展至50Hz～10kHz時(shí)，也完全可以滿足帶寬要求。其次，在數(shù)字-模擬信號(hào)合路部分我們信道帶寬的上限已經(jīng)到了25kHz。所以，我們?cè)谡{(diào)制部分不能再引入另外的帶寬。于是，我們選定了相干解調(diào)的方式。不改變整個(gè)頻帶的寬度，只對(duì)整個(gè)頻帶做整體搬移。最終，我們確定了將轉(zhuǎn)換后的模擬信號(hào)頻率設(shè)定為18kHz～20kHz范圍內(nèi)。

然后，將它與語(yǔ)音模擬信號(hào)輸入加法器進(jìn)行相加放大，實(shí)現(xiàn)頻分復(fù)用。加法器內(nèi)置芯片采用VCA810，它是一個(gè)具有高增益調(diào)整范圍的寬帶放大器，能將電壓穩(wěn)定在一定的范圍內(nèi)。基帶放大器采用VCA810和OP07實(shí)現(xiàn)。VCA810是一個(gè)高增益調(diào)節(jié)范圍，寬帶，可變?cè)鲆娣糯笃?。輸入信?hào)經(jīng)過(guò)VCA810后，通過(guò)OP07可以進(jìn)行增益反饋調(diào)節(jié)，使輸出的電壓穩(wěn)定在一定的數(shù)值范圍內(nèi)。該加法器的電路原理圖如圖4所示。

圖4 加法器電路圖

由于語(yǔ)音信號(hào)頻率范圍在100～5kHz（可在適當(dāng)范圍內(nèi)擴(kuò)展），二者在頻譜上互不重疊，完全可以實(shí)現(xiàn)。

2.1.2 調(diào)制發(fā)送系統(tǒng)的設(shè)計(jì)

將鍵盤鍵入的數(shù)字信號(hào)通過(guò)FSK做數(shù)字預(yù)調(diào)制，不僅完成了信號(hào)從數(shù)字到模擬的轉(zhuǎn)換，而且將原始的信號(hào)先做了一次調(diào)制，將轉(zhuǎn)換后的模擬信號(hào)頻譜搬移到18kHz～20kHz。再對(duì)該模擬信號(hào)與語(yǔ)音信號(hào)進(jìn)行合路處理，合成后整體再進(jìn)行模擬信號(hào)的調(diào)制。

上述過(guò)程中頻率范圍為20～30MHz的本振信號(hào)可以通過(guò)調(diào)節(jié)FPGA振蕩器外部電壓來(lái)實(shí)現(xiàn)變化。本振源使用MAX2605實(shí)現(xiàn)，電路原理圖如圖5所示。MAX2605是集成的，高性能的中頻（IF）壓控振蕩器，可用于便攜式無(wú)線通信系統(tǒng)設(shè)計(jì)。

圖5 MAX2605本振源電路圖

將調(diào)制后的信號(hào)通過(guò)射頻放大器OPA847發(fā)送出去。系統(tǒng)使用OPA847（單位增益帶寬為3.9GHz）電壓反饋運(yùn)放作為中頻放大器，由于前面的設(shè)計(jì)中已經(jīng)包含有增益放大功能，故單級(jí)使用即可，共實(shí)現(xiàn)20dB的中頻增益放大，滿足系統(tǒng)要求。

■2.2 接收端硬件設(shè)計(jì)

2.2.1 接收解調(diào)系統(tǒng)的設(shè)計(jì)

天線接收到發(fā)送端的信號(hào)后，先讓其通過(guò)一個(gè)低噪聲放大器(LNA)。系統(tǒng)選用噪聲系數(shù)NF=0.8的射頻小信號(hào)放大器SBB5089作為前級(jí)放大器，其3dB頻率范圍50MHz～6GHz。增益為20dB,具有高帶寬、低噪聲的優(yōu)點(diǎn)，能夠很好地實(shí)現(xiàn)小信號(hào)放大。

接著通過(guò)AD603做進(jìn)一步可控增益放大，AD603是一款低噪聲、電壓控制型放大器，用于射頻(RF)和中頻(IF)自動(dòng)增益控制(AGC)系統(tǒng)。它能提供精確的引腳可選增益，90 MHz帶寬時(shí)增益范圍為+11 dB至+31 dB，9 MHz帶寬時(shí)增益范圍為+9 dB至+51 dB。用一個(gè)外部電阻便可獲得任何中間增益范圍。采用推薦的±5 V電源時(shí)功耗為125mW。它的優(yōu)點(diǎn)是寬頻帶、增益為線性且性能穩(wěn)定。

再通過(guò)一個(gè)乘法器和頻率范圍為20-30MHz的載波實(shí)現(xiàn)相干解調(diào)，乘法器電路由AD835芯片構(gòu)成,電路參考芯片手冊(cè)的典型電路設(shè)計(jì)，如圖6所示。以X端為例,輸入并接50Ω(R1||R2；或者：R1或R2焊接49.9Ω)到地,保證電路的輸入阻抗為50Ω,匹配阻抗為50Ω的同軸線輸入。W輸出端串接51Ω(R6),一是為保證電路的輸出阻抗為50Ω,匹配阻抗為50Ω的同軸線輸出;二是為與電容C7構(gòu)成一階低通濾波器,實(shí)現(xiàn)輸出信號(hào)的高頻濾波。電容C7默認(rèn)不焊接,可根據(jù)實(shí)際需求焊接所需電容。RW1和R5用于調(diào)整乙端的輸出電壓,實(shí)現(xiàn)W=XY+Z,Z端默認(rèn)接地。

圖6 AD835乘法器電路圖

2.2.2 分離電路的設(shè)計(jì)

將解調(diào)后的信號(hào)通過(guò)一個(gè)fs=40kHz的低通濾波器，去掉高頻干擾。再用截至頻率為10kHz的低通濾波器和截至頻率為40kHz的高通濾波器分別還原出兩路信號(hào)，實(shí)現(xiàn)信號(hào)分離。其中10kHz低通濾波器通過(guò)放大器OP1177和兩個(gè)二階低通濾波器級(jí)聯(lián)實(shí)現(xiàn)，40kHz高通濾波器則由于兩信號(hào)頻段本身相隔較遠(yuǎn)，因此無(wú)需再用乘法器對(duì)兩信號(hào)的頻帶做分隔處理。

而對(duì)于兩路輸出信號(hào)，一路使用將，設(shè)計(jì)成一個(gè)四階切比雪夫低通濾波器，通帶在11kHz，通帶衰減0.2db。另一路同樣使用兩個(gè)低階濾波器級(jí)聯(lián)的方式，設(shè)計(jì)成一個(gè)15kHz的三階切比雪夫高通濾波器。然后將高通濾波后的信號(hào)經(jīng)ADS8688轉(zhuǎn)換為數(shù)字信號(hào)，再用數(shù)碼顯示輸出。

圖7 濾波器原理圖

3 系統(tǒng)的軟件部分

(1)PS端發(fā)送數(shù)據(jù)給PL端

PS端通過(guò)AXI-BRAM的通信方式將2FSK調(diào)制后的2400＊16bits數(shù)據(jù)給PL端。其大致流程如下：

PS端通過(guò)AXI-LITE配置1個(gè)讀AXI-BRAM的長(zhǎng)度寄存器rd_bram_len和1個(gè)允許PL端讀AXI-BRAM的rd_bram_enable寄存器，先寫0再寫1給PL端，PL端觸發(fā)rd_bram_enable寄存器的上升沿，再循環(huán)讀取rd_bram_len長(zhǎng)度的AXI-BRAM數(shù)據(jù)，通過(guò)DAC8563輸出成模擬信號(hào)。如果PS端更新4個(gè)鍵控?cái)?shù)據(jù)，則重復(fù)以上流程。

(2)PL端傳輸數(shù)據(jù)給PS端

PL端通過(guò)AXI-BRAM的通信方式將ADC數(shù)據(jù)連續(xù)地傳輸給PS端。其大致流程如下：

PS端通過(guò)AXI-LITE配置1個(gè)bram_start寄存器給PL，先寫0再寫1表示啟動(dòng)ADC數(shù)據(jù)采集，之后PL端會(huì)清零AXI-BRAM數(shù)據(jù)，同時(shí)實(shí)時(shí)采集ADS8688的16bits有符號(hào)數(shù)據(jù)，ADC采樣頻率=100kHz，PL端先將采集的16bits ADC數(shù)據(jù)緩存到16KB的FIFO中，同時(shí)將FIFO中的數(shù)據(jù)緩存到指定的AXI-BRAM中，當(dāng)AXI-BRAM寫夠PS端通過(guò)AXI-LITE配置的長(zhǎng)度寄存器bram_len長(zhǎng)度時(shí)，PL端會(huì)通過(guò)AXI-LITE輸出1個(gè)AXI-BRAM寫滿的狀態(tài)寄存器bram_wr_addr_over給PS端。PS端會(huì)定時(shí)查詢?cè)摖顟B(tài)寄存器bram_wr_addr_over，當(dāng)狀態(tài)寄存器bram_wr_addr_over=bram_len-32'd4時(shí)，表示PL端已經(jīng)寫滿AXIBRAM，之后PS端會(huì)讀取AXI-BRAM內(nèi)的數(shù)據(jù)進(jìn)行2FSK解碼（解碼采用非相干解調(diào)），解調(diào)出4×4bits的鍵控?cái)?shù)據(jù)，并將該值顯示在4端數(shù)碼管中。當(dāng)PS端在讀取AXI-BRAM的數(shù)據(jù)時(shí)，其實(shí)PL端還在連續(xù)地采集ADC數(shù)據(jù)，只是將ADC值緩存在FIFO中，這也是我們將FIFO開這么大的原因。

圖8 FSK調(diào)制過(guò)程流程圖

圖9 FSK解調(diào)過(guò)程流程圖

PS端每次讀完AXI-BRAM中的bram_len個(gè)數(shù)據(jù)時(shí)會(huì)通過(guò)AXI-LITE重新配置1次bram_start寄存器先寫0再寫1給PL，PL端檢測(cè)到該寄存器的上升沿表示PS端允許更新AXI-BRAM數(shù)據(jù)，PL端可以再次將ADS8688的數(shù)據(jù)緩存進(jìn)AXI-BRAM，重復(fù)上述步驟，可實(shí)現(xiàn)連續(xù)采集ADC數(shù)據(jù)。

4 總結(jié)

整個(gè)系統(tǒng)經(jīng)過(guò)實(shí)際測(cè)試滿足了設(shè)計(jì)要求可在100Hz～10kHz的頻率范圍內(nèi)對(duì)模擬信號(hào)進(jìn)行傳輸，且解調(diào)后的波形無(wú)明顯失真。對(duì)于數(shù)字信號(hào)，完全可以實(shí)現(xiàn)數(shù)字鍵入、顯示、停止、清零的功能。系統(tǒng)擴(kuò)展性強(qiáng)，載波頻率的范圍在20～30MHz可調(diào)，并且信道帶寬滿足不大于25kHz的要求。本設(shè)計(jì)突破了原有的雙路模擬信號(hào)同傳的限制，可實(shí)現(xiàn)一路模擬信號(hào)與一路數(shù)字信號(hào)的同傳，應(yīng)用性強(qiáng)。

本設(shè)計(jì)創(chuàng)新點(diǎn)：通過(guò)使用Xilinx公司生產(chǎn)的ZYNQ系列FPGA實(shí)現(xiàn)了數(shù)字信號(hào)的鍵入，采集，處理。數(shù)字信號(hào)通過(guò)可觸摸的LED顯示屏進(jìn)行輸入，給人更加直觀的感受。對(duì)本振源MAX2605的控制也可通過(guò)FPGA實(shí)現(xiàn)。既可以使用壓控實(shí)現(xiàn)，也可以通過(guò)調(diào)節(jié)滑動(dòng)變阻器進(jìn)而改變反饋電阻來(lái)實(shí)現(xiàn)。此外，本設(shè)計(jì)在模擬與混合信號(hào)電路設(shè)計(jì)方向，加入了與數(shù)字信號(hào)的混合，能更好的應(yīng)用于雷達(dá)，導(dǎo)航，海上無(wú)線通信等方向。