國產超大規模集成電路測試系統綜合試驗驗證方法

閆麗琴，馮建呈，王占選，殷 曄，劉 瑩，李小龍

(1.北京航天測控技術有限公司，北京 100041; 2.北京微電子技術研究所，北京 100076)

0 引言

集成電路測試是保證集成電路設計效果、制造質量等的重要手段，是集成電路產業不可或缺的重要組成部分。集成電路測試設備貫穿于集成電路全產業鏈的始終，尤其對于超大規模集成電路測試來說，其所需測試設備在測試速度、測試精度、自動化程度和測試可靠性等方面有著較高要求[1-2]。

當前高端集成電路測試設備主要集中在芯片生產大國日本和美國，其測試能力也代表了國際上最先進的集成電路測試水平，如日本Advantest的V93000測試系統、美國Teradyne的Ultra Flex測試系統等，上述測試設備在高端集成電路測試市場始終占據領先地位，具有較強的技術和品牌優勢。國內少數優秀的測設備制造企業通過多年的研發和積累，目前也掌握了集成電路測試設備的相關核心技術，所研制生產的集成電路測試系統擁有自主知識產權，占據了一定市場份額，如長川科技、華峰測控等，有力推動了國內集成電路測試產業的飛速發展[3]。

而新研集成電路測試系統投入市場測試應用前需開展一系列詳細充分地驗證試驗，開展驗證工作的目的就是要保證測試系統的設計能夠完全滿足系統定義的要求，包括系統的工作指標、系統功能、性能穩定性等，試驗驗證已經成為測試系統設計流程中設計成本和推向市場時間的一個重要技術壁壘[4]。目前國內許多小型測試系統在進入測試應用前也都采取相應的驗證方法開展了一系列測試試驗工作，如一種基于PMU的集成電路測試系統，其試驗性能分析方法側重于對集成電路測試精度和測試速度的要求，且測試系統只針對直流參數測試[5]；一種基于FPGA的設計系統采用與傳統系統對比測試的論證分析方法，驗證所設計系統具有更快的測試速度[6]；基于LK8810平臺的性能驗證采用了基于典型數字芯片進行系統化測試的性能測試驗證方法，進一步驗證系統測試結果的精準性[7]。上述驗證方法均從單一角度驗證所設計測試系統的合理性和優越性。本文給出一種系統性的綜合試驗驗證方法，分成不同的試驗驗證階段，分別驗證測試系統的技術指標、系統軟硬件功能以及系統所具備的測試能力，進而達到全方位驗證測試系統工作指標和功能性能的目的，為后續測試系統能夠快速有效地進入市場應用奠定技術基礎。

1 系統總體架構及組成

基于模塊化構建的國產超大規模集成電路測試系統，能夠適用于包含數字、模擬、數模混合等接口和功能的超大規模集成電路的測試需求。測試系統主要由測試頭和輔助單元組成的硬件平臺、上位機軟件平臺和測試接入裝置等組成，如圖1所示。

圖1 測試系統組成

其中，硬件平臺作為系統的支撐平臺，裝載系統所有的測試資源，包含數字測試模塊、模擬測試模塊、射頻測試模塊、高速串行接口測試模塊、DPS模塊和PMU模塊，此外硬件平臺還包括測試頭正常工作所必需的輔助單元，如計算機、配電單元、校準單元和散熱單元，為待測芯片的供斷電、信號收發、功能控制、參數測試等提供硬件基礎[8]。軟件平臺主要由測試開發、測試運行和數據分析3個子平臺組成，實現集成電路測試矢量和測試程序的開發調試、測試程序運行控制、測試數據存儲分析等功能；測試接入裝置是連接測試系統硬件資源和被測集成電路的接口裝置。

2 系統工作原理

2.1 硬件平臺工作原理

硬件平臺工作原理如圖2所示。計算機作為系統的主控制單元，安裝上位機測試軟件，通過高性能PXIe高速測試總線實現對各測試功能模塊的時鐘分配、通信、同步等控制功能，進而在測試過程中完成芯片時序、功能、功耗、直流參數等功能性能測試。系統所有測試資源通過各自的測試線纜、轉接連接器、彈簧針(Pogo Pin)和相應的結構件連接到統一的測試資源接口，實現系統所有測試資源基于Pogo Pin組件的對外轉接。上述所有測試資源安裝在測試頭中。

圖2 硬件平臺主要工作原理

測試接口板對接固定在基于Pogo Pin組件的測試資源接口連接器上，在測試接口板上安裝針對待測芯片設計的Socket插座[9]。

2.2 軟件平臺工作原理

軟件平臺由測試開發子平臺、測試運行子平臺和數據分析子平臺組成。其中，測試開發子平臺提供多樣化的測試程序開發編輯入口，包括芯片引腳Pin、資源映射Package、電源Power、電平Level、時序Timing、矢量Pattern、直流參數配置DC、測試項目Test、測試流程Flow等；測試運行子平臺提供測試程序的執行引擎，按照用戶配置的測試流程要求，實現測試程序對硬件測試資源的有序控制與調度，并提供一系列調試功能，實現在調試模式下的運行控制，提高測試過程的可操作性；數據分析子平臺首先提供一系列可視化調試數據分析工具，完成過程數據和結果數據的分析工作，完成數據報表和日志信息的輸出，另外可對測試執行過程中產生的大量測試數據進行統計、相關性和趨勢分析。

軟件平臺的主要工作原理如圖3所示。首先將待測芯片的仿真設計文件轉換為本系統數字測試資源可以識別的標準測試接口語言(STIL，standard test interface language)格式矢量文件[10]，在測試開發子平臺開發待測芯片的測試流程，通過流程加載測試矢量文件，在運行前完成測試矢量的編譯工作，將編譯無誤的矢量文件下載至測試頭內部相應的功能模塊中[11]。測試程序執行過程中，根據軟件平臺運行環境配置信息，控制測試流程進行單項、全流程等測試操作，完成對儀器資源的調度控制過程，將流程配置參數和矢量數據轉換為儀器可執行的具體動作，實現多儀器資源的協同工作，完成對測試資源的調度與管理，讀取和存儲測試結果數據[12]，利用可視化數據分析工具完成調試過程數據分析和測試結果的離線處理及分析。

圖3 軟件平臺主要工作原理

3 系統綜合試驗驗證階段

針對所研制的國產超大規模集成電路測試系統開展綜合試驗驗證工作，既包含測試系統本身的儀器技術指標驗證、軟硬件功能驗證，也包括系統測試能力的試驗驗證。因此，國產超大規模集成電路測試系統綜合試驗驗證過程主要包含3個階段：測試系統儀器技術指標測試試驗驗證、系統軟硬件功能測試試驗驗證和系統集成電路測試能力試驗驗證，如圖4所示。

圖4 系統綜合試驗驗證階段

第一階段：測試系統儀器技術指標測試試驗驗證，通過外部標準儀器，如數字多用表、示波器、頻率計等，對系統提供的儀器模塊主要技術指標進行測試驗證，確保測試系統提供的儀器模塊技術指標能夠滿足測試指標要求。

第二階段：系統軟硬件功能測試試驗驗證，主要針對系統軟硬件具備的基本功能開展測試驗證，采用基于無需復雜測試矢量數據的集成電路，實現對測試系統內部測試板卡的硬件電路功能和軟件平臺基本功能的驗證，達到驗證系統軟硬件基本功能并優化改進系統設計等目的。

第三階段：系統集成電路測試能力試驗驗證，是在第一階段和第二階段測試驗證的基礎上，選取典型超大規模集成電路作為測試試驗驗證對象，如千萬門級FPGA、超高速高精度ADC/DAC等。通過測試系統對具有代表性的超大規模集成電路開展測試試驗，完成測試系統對超大規模集成電路測試能力的全面試驗驗證。

4 系統綜合試驗試驗方法

4.1 系統儀器技術指標測試試驗驗證

4.1.1 試驗驗證方法

系統儀器技術指標驗證主要針對國產超大規模集成電路測試系統提供的數字測試模塊、模擬測試模塊、高速串行接口測試模塊、射頻測試模塊、DPS和PMU等各測試模塊開展信號指標測試試驗驗證。通過外部經計量合格的標準儀器作為信號源或信號分析設備，進行各模塊技術指標的試驗驗證，主要驗證內容如表1所示。

表1 系統測試模塊主要指標測試驗證內容

系統儀器技術指標測試試驗驗證如圖5所示，根據不同測試模塊的信號特性和指標內容，將模塊通過測試工裝和測試線纜連接至相應的測試儀器，如對數字信號測試模塊進行指標測試時，需將模塊連接數字多用表、任意波形發生器、高速數字示波器等標準儀器，進行數據信號速率、電壓范圍和驅動電流等指標的測試。

圖5 系統儀器技術指標測試試驗驗證原理框圖

4.1.2 試驗驗證分析

以數字測試模塊的數據速率技術指標測試試驗為例，為驗證其最大數據速率指標1.6 Gbps，分別從數字信號的發生和采集兩方面進行數據收發速率的測試驗證。

通過上位機軟件控制數字測試模塊輸出800 MHz周期方波(1.6 Gbps)，使用高速數字示波器測量模塊輸出信號的頻率，以此來驗證數字信號測試模塊輸出信號的最大數據速率；利用外部任意波形發生器輸出20 MHz周期波形，通過上位機控制數字測試模塊采樣該信號，每個采樣周期包含80±1個采樣點。根據上述測試原理進行數字測試模塊輸出信號和采集信號最大數據率指標的測試。數字測試模塊最大數據率指標測試試驗驗證原理如圖6所示。

圖6 數字測試模塊最大數據率指標測試試驗驗證原理

數字測試模塊采集數據速率指標測試時，將外部任意波形發生器連接至測試工裝，實現模塊通道和外部任意波形發生器的連接，控制任意波形發生器輸出5 V/20 MHz周期波形，上位機軟件控制模塊進行信號采集，查看模塊的捕獲數據，將每周期的采樣點數進行記錄，查看每個周期是否包含80±1個采樣點，驗證數字測試模塊采集速率是否滿足1.6 Gbps最大數據率指標要求。

數字測試模塊輸出信號數據速率指標測試時，將高速數字示波器通過測試工裝、測試線纜與數字測試模塊通道連接，在上位機編寫1.6 Gbps數字信號發生的測試矢量文件，并下載矢量文件，控制模塊輸出信號，通過高速數字示波器查看數字通道輸出的信號波形，測量模塊輸出的信號頻率。利用高速示波器測量數字測試模塊輸出的800 MHz周期波形(1.6 Gbps)如圖7所示，可以看出所測波形頻率f=1/Δx=803.568 MHz(約1.6 Gbps)，滿足信號輸出的數據速率指標。

圖7 高速數字示波器測量數字通道輸出信號速率

按照試驗方法依次測試系統各項儀器技術指標，可以方便、清晰地驗證系統儀器技術指標是否滿足要求，為后續開展集成電路測試試驗奠定基礎。

4.2 系統軟硬件功能測試試驗驗證

4.2.1 試驗驗證方法

系統軟硬件功能的測試試驗驗證主要針對測試系統的電路連接關系、軟硬件基本功能、測試接口板設計等開展基本驗證，主要采用基于驗證芯片的試驗驗證方法。其中，驗證芯片考慮采用不需要復雜測試矢量的數字集成電路、并行或低速串行存儲器等。針對驗證芯片在上位機軟件平臺開發單獨的測試程序，通過對芯片的測試調試過程，完成測試系統工作過程、測試接口連接關系、軟硬件基本功能、芯片測試流程等方面的基本功能驗證，并根據試驗驗證結果對系統進行優化改進。系統軟硬件功能測試試驗驗證總體流程如圖8所示。

圖8 系統軟硬件功能測試試驗驗證總體流程

4.2.2 試驗驗證分析

以某計數器芯片作為面向本系統基本功能的測試試驗驗證對象，該芯片主要功能為預置數據同步4位二進制計數器，其測試過程無需復雜的測試矢量數據。該芯片測試驗證方案所需硬件資源主要包括數字通道和供電電源，測試資源接入過程采用子母板的接口形式，在上位機軟件平臺開發芯片測試驗證流程示例，主要包括以下測試項目：連接性測試、功能測試、DC參數測試(Iil/Iih、Vol/Voh等)、AC參數測試(Tpd等)等基本測試項。

其中，通過連接性測試驗證測試接口板設計、測試資源通道與待測芯片引腳連接關系設計的正確性；通過功能測試驗證系統具備測試矢量編譯、下載和運行等功能；通過DC參數測試驗證DPS模塊的供斷電功能以及數字測試模塊的PPMU功能，進一步驗證系統具備DC參數基本測試功能；通過AC參數測試驗證系統具備時間量相關參數的基本測試功能。在上位機軟件平臺運行上述測試項目，根據運行結果不斷豐富和完善測試系統的軟硬件基本功能、人機交互顯示功能等，使得系統滿足用戶測試的基本需求。通過反復運行測試項目，驗證系統運行過程的穩定性。該計數器芯片部分直流參數測試結果如圖9所示。

圖9 計數器芯片直流參數部分測試運行結果

將測試流程所有參數的運行結果與芯片數據手冊電參數特性相比較可知， 芯片參數測試結果均在正常范圍內，優化改進后的測試系統能夠滿足集成電路測試的基本要求，測試運行過程穩定可靠，測試結果精度較高。由此，采用基于驗證芯片的試驗驗證方法能夠有效驗證并改進測試系統的軟硬件功能，使得系統滿足集成電路的基本測試需求。

4.3 集成電路測試能力試驗驗證

4.3.1 試驗驗證方法

集成電路測試能力試驗驗證是在第一階段和第二階段測試試驗驗證的基礎上，針對性開展滿足超大規模集成電路測試需求的系統測試能力的驗證。通過分析典型超大規模集成電路的測試需求[13]，驗證系統對超大規模集成電路的測試方法、大規模向量處理能力、多模塊數字信號同步能力等關鍵技術，實現代表性產品的高覆蓋率測試，最終全面驗證系統的測試能力。典型超大規模集成電路主要包括CPU等高端芯片、FPGA等可編程器件、存儲類芯片和數模混合類芯片等4類。

1)CPU、SoC、DSP等高端芯片：集高性能運算、通訊、存儲、控制以及各種接口于一體，功能強大。在電路設計時通常考慮采用可測試性設計思路，在電路中增加測試結構，方便實現芯片的測試，所采用的測試方法主要有功能點測試、基于掃描鏈的測試、邊界掃描測試等[14-15]。

2)FPGA等可編程器件：具備高密度、高集成度、高速、高帶寬和可編程特性，集成多種IP模塊。大容量、高速度的FPGA 通常內嵌可配置高速RAM、PLL、LVDS、LVTTL以及硬件乘法累加器等模塊，加上其靈活的可配置特性以及先進的開發工具，可很好地解決數字信號處理的并行性和速度問題。上述可配置高性能資源模塊一般可通過內建自測試(BIST)來完成高覆蓋率測試，進而驗證各項功能特性是否滿足要求[16]。

3)存儲類芯片：SRAM、DRAM、FLASH等主流存儲器芯片朝著容量更大，體積更小，速度更快，功耗更低的趨勢快速發展。存儲器測試需要給器件提供大量的測試激勵并讀取大量的單元數據信息，其功能測試是按照逐個周期施加向量。測試向量一般基于不同的測試算法生成，主要包括全0全1(MSCAN)算法、March算法、棋盤格算法、漫游(GALPAT)算法等[17-18]。算法的選擇一方面要滿足故障覆蓋率廣，另一方面測試效率要盡可能高。

4)A/D、D/A等數模混合類芯片：具備數字電路的規模，具備模擬電路的精度，同時其測試參數橫跨時域、頻域的傳輸特性，測試難度較大，尤其對于目前應用較廣的高速高精度轉換器，其接口速度已大大超過數字信號的處理速度，進一步增加了測試激勵的難度。在該領域測試技術研究方面，國內外已經做了大量的研究工作，對于高速高精度轉換器的測試研究主要集中于參數的測試方法、測試理論以及動態測試技術等方面[19]。

通過針對性的分析上述不同類型超大規模集成電路的特點及測試特性，選取具有代表性的國產超大規模集成電路覆蓋上述類型，開發相應測試試驗方案，完成代表性超大規模集成電路的高覆蓋率測試，從而驗證本測試系統對超大規模集成電路的測試能力。

4.3.2 試驗驗證分析

本文以國產BQ5V系列某型FPGA作為系統測試能力的驗證對象之一，它是等效系統門數達到千萬門級的SRAM型FPGA，內部包含了可編程邏輯模塊(CLB)、通用輸入輸出模塊(IOB)以及各種IP資源，可通過JTAG、串行模式或并行模式現場配置，靈活實現各種所需功能，主要性能指標與國外Xilinx公司產品兼容，適用于邏輯控制、數據處理等多種應用。主要試驗驗證內容及試驗方案如下：

1)連接性測試：利用數字測試模塊PPMU功能，完成被測FPGA的連接性測試；

2)供電功能：利用DPS模塊，完成FPGA內核、外圍IO的供電功能；

3)功能測試：利用數字測試模塊，結合SCAN/BIST測試技術，完成CLB模塊、IR模塊、DLL模塊、IOB模塊和回讀模塊等功能測試內容；

4)參數測試：利用數字測試模塊完成DC、AC參數測試內容。其中，DC參數包括輸出電平、漏電流、功耗等；AC參數包括CCLK輸出延遲、PLL最大鎖定時間、PLL最大輸出頻率等。

千萬門級FPGA測試驗證試驗方案原理如圖10所示。

圖10 FPGA測試驗證試驗方案原理框圖

根據上述測試驗證試驗方案，設計并研制測試系統與待測FPGA芯片適配連接的測試接口板，在上位機軟件平臺開發FPGA的測試項目和測試流程，測試驗證需完成FPGA芯片的電參數測試及功能測試[20-21]。SRAM 型FPGA電路與普通數字電路測試最大的區別在于所有的測試參數和功能必須先運行配置程序，使被測電路處于特定的工作狀態后才能施加相應測試條件和激勵，從而完成測試。

該型FPGA電路IO引腳共766個，因此測試驗證過程需由數字測試模塊提供766 pin數字通道，至少涉及6塊數字板卡(每板128 Pin)，用于進行DC參數、AC參數和功能測試。FPGA芯片部分直流參數測試結果如圖11所示。

圖11 FPGA參數測試驗證部分運行結果

將FPGA測試流程所有參數的運行結果與芯片手冊電參數特性數據相比較可知， 芯片參數測試試驗驗證結果均在電參數特性規定的范圍內，該測試系統能夠滿足國產千萬門級FPGA芯片的測試需求，具備國產超大規模FPGA測試能力。通過對FPGA芯片的測試流程開展調試和測試試驗，進一步驗證了系統在針對超大規模集成電路的測試方法、大規模矢量數據處理、多數字模塊信號同步處理[22]以及批量數字IO信號處理等方面的測試能力。通過試驗方案和驗證結果可知，選取典型超大規模集成電路作為驗證對象開展試驗驗證，能夠有效完成測試系統對超大規模集成電路測試能力的驗證試驗，達到第三階段的試驗驗證目的。

5 結束語

對于研制集成電路測試系統在投入實際測試應用之前急需解決的試驗驗證問題，本文提出了一種綜合試驗驗證方法，從系統儀器技術指標、系統軟硬件功能和系統測試能力3個階段出發，更加系統、全面地驗證測試系統的技術指標和功能性能。該方法也為所有新研集成電路測試系統的功能性能驗證提供了一種有效的試驗驗證思路。按照所述試驗驗證方法，在測試系統投入應用前開展全方位、深層次的測試試驗驗證工作，重點從各類典型集成電路的故障模型覆蓋、測試方法、大規模矢量轉換優化等方面進行深入試驗，進一步驗證國產超大規模集成電路系統設計的合理性和實用性。